[发明专利]CMOS器件工艺中锗硅外延层的制备方法

说明书

本发明提供了一种CMOS器件工艺中锗硅外延层的制备方法，首先在半导体器件衬底上形成第一硬掩膜和第二硬掩膜，然后去除PMOS区域的第二硬掩膜，以暴露出PMOS区域；接着，对PMOS的源漏区进行离子注入，后续再刻蚀源漏区表面并进行锗硅外延生长。等离子体对PMOS的源漏区表面造成损伤，从而提高了后续刻蚀源漏区表面的刻蚀速率，源漏区表面刻蚀时间则相应减少，这样，可以减少刻蚀过程中对浅沟槽隔离结构表面的损伤，避免对浅沟槽隔离结构表面损伤太严重而暴露出PMOS的有源区表面，从而克服了现有工艺中容易在PMOS边界处生长出多余的锗硅外延层的缺陷。

技术领域

本发明涉及半导体技术领域，具体涉及一种CMOS器件工艺中锗硅外延层的制备方法。

背景技术

传统硅技术在按照摩尔定律发展过程中面临着一系列新的问题，特征尺寸不断缩小和栅介质层厚度的减小带来的问题包括寄生效应，漏电流增大，短沟道效应严重，热载流子效应以及迁移率退化，工艺技术的难度和成本，光刻曝光时的衍射等，这使得CMOS电路的性能在很大程度上受PMOS的制约。

在90nm的PMOS中，通常将器件的源、漏刻蚀去除，然后重新淀积锗硅层(SiGe)，这样源和漏就会对沟道产生一个压缩应力，从而提高PMOS的传输特性。

请参阅图1，现有的CMOS器件工艺中锗硅外延层的制备方法，包括：

步骤L1：请参阅图2a，提供一半导体器件衬底100；半导体器件衬底100具有NMOS和PMOS，在NMOS和PMOS的有源区101之间具有浅沟槽隔离结构108；在NMOS和PMOS中均具有栅极102、位于栅极102两侧底部的源漏区(未画出)、位于栅极侧壁的侧墙103、以及位于栅极102上的第一硬掩膜104；

步骤L2：请参阅图2b，在NMOS和PMOS的第一硬掩膜104、侧墙103和浅沟槽隔离结构108表面形成第二硬掩膜105；

步骤L3：请参阅图2c，图案化第二硬掩膜105，从而暴露出PMOS的源漏区和浅沟槽隔离结构108表面；这里，在光刻定义第二硬掩膜105以打开源漏区的时候，由于工艺限制，CD需要做得稍微大一些，不可避免地会刻蚀掉浅沟槽隔离结构108上的第二硬掩膜部分。

步骤L4：请参阅图2d，对PMOS的源漏区进行刻蚀，以在PMOS的源漏区表面形成沟槽；同时，也在浅沟槽隔离结构108表面形成沟槽106；

步骤L5：请参阅图2e，对半导体器件衬底100进行清洗工艺；然后，在PMOS的源漏区表面的沟槽中进行锗硅外延生长，从而形成锗硅外延层。由于浅沟槽隔离结构108表面遭受到刻蚀和清洗，PMOS有源区边界表面暴露出来，从而在PMOS有源区边界处生长出多余的锗硅外延物107。

上述工艺中，特别是到了40nm、28nm工艺过程中，SiGe的生长以及控制出现了巨大的挑战，特别是工艺窗口的限制，在步骤L4中的刻蚀过程中，如图2d所示，会刻蚀到浅沟槽隔离结构108表面的氧化膜，并且暴露出PMOS有源区101边界表面，再加上在SiGe刻蚀之后和SiGe生长之前的清洗过程造成了浅沟槽隔离结构(STI)上氧化层(Oxide)的进一步损失，导致栅极(Poly)无法全部覆盖住SRAM区域PMOS有源区边界，在SiGe外延生长时PMOS有源区边缘暴露出来而生长出多余的SiGe外延物107，形成缺陷，如图2e所示，并且，这些SiGe多余物的尺寸及生长方向无法控制，对后续的工艺造成严重影响，甚至导致SRAM失效，因此找到合适的工艺过程防止PMOS有源区边缘生长出SiGe多余物是特别重要的，从而解决45/40纳米集成电路中最大的工艺挑战。

发明内容

为了克服以上问题，本发明旨在提供CMOS器件工艺中锗硅外延层的制备方法，通过PMOS的源漏区采用离子注入，从而加快该源漏区的刻蚀速度，减少在该源漏区刻蚀过程中对浅沟槽隔离结构表面的损伤，以避免暴露出PMOS靠近浅沟槽隔离结构边界的有源区。