[发明专利]栅极硬掩模层的去除方法

说明书

本发明公开了一种栅极硬掩模层的去除方法，在栅极顶部和侧墙硬掩模层去除前，通过增加一步薄膜沉积和化学机械研磨形成一层保护层，将栅极和栅极两侧的硬掩模层覆盖，仅暴露出栅极顶部的硬掩模层，然后采用热磷酸将栅极顶部的硬掩模层去除，再使用氧气灰化或DHF湿法刻蚀去除保护层，最后通过热磷酸将栅极两侧的硬掩模层减薄或者去除。本发明可以降低在硬掩模去除时对栅极两侧的过刻蚀导致的多晶硅栅的消耗，避免了沟道长度变小导致的器件参数的漂移等影响，提高了器件的可靠性。

技术领域

本发明涉及半导体集成电路的制造技术领域，尤其涉及一种栅极硬掩模层的去除方法。

背景技术

随着半导体小型化系统集成度的提高，金属氧化物半导体(MOS)器件尺寸逐渐减小，但是对器件速度的要求却逐渐提高。载流子迁移率是影响器件速度的一个关键因子，为了提高载流子迁移率，高应力被引入到栅极沟道中，例如采用薄膜本身的高应力的应变工程技术——CESL(接触刻蚀停止层工艺)、SMT(增强应力记忆效应工艺)等，还有通过晶格不匹配产生应力的应变工程技术——锗硅(SiGe)工艺。

锗硅工艺应用到CMOS制造中已经有标准流程：首先在栅极两侧通过刻蚀形成沟槽，然后在沟槽里生长锗硅化物将应力引入到沟道中。由于沟槽的深度要求一般大于40纳米，因此仅靠多晶硅栅是不能够阻挡刻蚀的，需要在多晶硅栅上增加一层硬掩模层作为刻蚀的阻挡层，为了定义锗硅沟槽和栅极沟道的距离，还需要增加一道锗硅硬掩模层来自对准的形成栅极侧墙从而定义距离。在标准流程中，栅极硬掩模层在多晶硅栅刻蚀前沉积，即作为栅极刻蚀的硬掩模层又作为后续锗硅沟槽刻蚀的硬掩模层，保护多晶硅栅不被等离子体损耗，沉积厚度比较厚，而锗硅硬掩模层在多晶硅栅刻蚀完成后沉积，为了定义沟槽和沟道的距离一般不能太厚，因此在锗硅沟槽刻蚀过程中多晶硅栅顶部的锗硅硬掩模一般会过刻蚀。

其次，由于锗硅通常只应用在PMOS区域来增加空穴的载流子迁移率，NMOS区域是不会进行锗硅沟槽的刻蚀和锗硅的生长的，因此NMOS区域的硬掩模层由于没有刻蚀的消耗会比PMOS区域的硬掩模层少，栅极顶部的硬掩模层也会比栅极两侧的硬掩模层厚。上述两层硬掩模层在锗硅沉积完成后都会去除，由于上述硬掩模层厚度的差异，这样就会出现栅极两侧已经被刻蚀干净但是栅极顶部还有硬掩模没被去除，或者PMOS区域已经被刻蚀干净但是NMOS区域还有硬掩模残留，为了将硬掩模层去除干净一般采用过刻蚀，但是过刻蚀会导致多晶硅栅的消耗，已有的数据表明过刻蚀会导致40纳米长的多晶硅栅消耗掉10纳米，最后变为30纳米长，严重影响沟道的长度，使得器件失效。

一些现有的方法能够降低对多晶硅的过刻蚀，比如在多晶硅栅和硬掩模之间增加一层二氧化硅作为缓冲层，但是由于该缓冲层的厚度一般很薄，再厚硬掩模层去除时已经不能阻挡对多晶硅栅的消耗。

因此，需要找到一种在去除栅极硬掩模层时保护多晶硅栅不过刻蚀的方法，从而降低多晶硅栅的消耗。

发明内容

为了解决上述现有技术存在的问题，本发明提供一种栅极硬掩模层的去除方法。

本发明提供的栅极硬掩模层的去除方法，其包括以下步骤：

步骤S01，提供一硅片，所述硅片具有NMOS区域以及PMOS区域，所述NMOS区域具有第一栅极以及第一栅极顶部的第一硬掩模层，所述NMOS区域还覆盖有第二硬掩模层，所述第二硬掩模层还覆盖于所述第一栅极的两侧和第一硬掩模层之上，所述PMOS区域具有第二栅极以及第二栅极顶部的第三硬掩模层、两侧的第四硬掩模层侧墙和第四硬掩模层侧墙两侧的锗硅填充区域；

步骤S02，在所述硅片表面沉积一层保护层；

步骤S03，去除所述第一栅极顶部的第二硬掩模层，露出所述第一栅极顶部的第一硬掩模层和第二栅极顶部的第三硬掩模层；

步骤S04，去除露出的所述第一栅极顶部的第一硬掩模层和第二栅极顶部的第三硬掩模层；

步骤S05，去除所述保护层；