[发明专利]显示面板及显示装置有效
| 申请号: | 201510379531.0 | 申请日: | 2015-07-01 |
| 公开(公告)号: | CN104934005B | 公开(公告)日: | 2017-05-17 |
| 发明(设计)人: | 姚星;林家强;张玉婷;张慧 | 申请(专利权)人: | 京东方科技集团股份有限公司 |
| 主分类号: | G09G3/36 | 分类号: | G09G3/36 |
| 代理公司: | 北京天昊联合知识产权代理有限公司11112 | 代理人: | 柴亮,张天舒 |
| 地址: | 100015 *** | 国省代码: | 北京;11 |
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| 摘要: | |||
| 搜索关键词: | 显示 面板 显示装置 | ||
技术领域
本发明属于显示技术领域,具体涉及一种显示面板及显示装置。
背景技术
TFT-LCD(Thin Film Transistor-Liquid Crystal Display,薄膜晶体管液晶显示装置)实现一帧画面显示的基本原理是通过栅极(gate)驱动从上到下依次对每一行像素输入一定宽度的方波进行选通,再通过源极(source)驱动每一行像素所需的信号依次从上往下输出。目前制造这样一种结构的显示器件通常是栅极驱动电路和源极驱动电路通过COF(Chip On Film,覆晶薄膜)或COG(Chip On Glass,芯片直接固定在玻璃上)工艺制作在玻璃面板上的,但是当分辨率较高时,栅极驱动电路和源极驱动电路的输出均较多,驱动电路的长度也将增大,这将不利于模组驱动电路的压焊(Bonding)工艺。
为了克服以上问题,现有显示器件的制造采用GOA(Gate Drive On Array)电路的设计,相比现有的COF或COG工艺,其不仅节约了成本,而且可以做到面板两边对称的美观设计,同时也可省去栅极驱动电路的Bonding区域以及外围布线空间,从而实现了显示装置窄边框的设计,提高了显示装置的产能和良率。但是伴随着显示面板的分辨率和尺寸的增加,每个GOA的负载也随之增大,也就是说GOA电路中的每个移位寄存器的薄膜晶体管(TFT)的尺寸也越大,因此导致像素的充电越难,相应的显示面板的边框越宽。
发明内容
本发明所要解决的技术问题包括,针对现有的显示面板存在上述的问题,提供一种边框较窄、显示效果均一的显示面板及显示装置。
解决本发明技术问题所采用的技术方案是一种显示面板,包括显示区域和周边区域,所述显示区域包括交叉设置的多条栅线和多条数据线,所述栅线和所述数据线交叉限定出多个像素单元,其中,至少一条所述栅线包括断开设置的至少两个栅线段,每一个所述栅线段对应控制至少一个像素单元,所述显示区域按照所述栅线段的断开位置分为至少两个子显示区域,至少一个所述子显示区域中设置有与所述栅线段连接的移位寄存器单元,所述移位寄存器单元用于为与其连接的所述栅线段提供栅极扫描信号。
优选的是,每条所述栅线均包括断开设置的至少两个栅线段,且位于同一行的所述栅线段至少与一个所述移位寄存器单元连接。
进一步优选的是,各行所述栅线中的栅线段的断开位置相同,位于同一子显示区域中的每个所述栅线段分别连接不同的移位寄存器单元,且驱动同一子显示区域中所述栅线段的各个所述移位寄存器单元级联在一起。
更进一步优选的是,每一行所述栅线中的各个所述栅线段均连接单独的移位寄存器单元,且位于同一子显示区域中的各个所述移位寄存器单元级联在一起。
更进一步优选的是,所述显示区域包括三个子显示区域,每一所述栅线分为三个栅线段,每一所述子显示区域包括所有栅线的同一栅线段。
进一步优选的是,每条所述栅线包括长度相同的多个栅线段,位于同一子显示区域的所述栅线段分别连接不同的移位寄存器单元,且位于同一子显示区域的所述移位寄存器单元级联在一起。
优选的是,所述移位寄存器单元连接多条信号线,所述信号线与所述数据线平行设置。
优选的是,所述移位寄存器单元包括9个开关单元和一个存储电容,所述栅线段对应控制9个像素单元,每一所述像素单元设置有一个开关单元,所述存储电容设置在其中一像素单元内。
进一步优选的是,所述9个开关单元为对应的第一晶体管至第九晶体管;其中,
所述第一晶体管的第一极连接其控制极和信号输入端,第二极连接存储电容的第一端;
所述第二晶体管的第一极连接第一晶体管的第二极,第二极连接低电源端,控制极连接复位信号端;
所述第三晶体管的第一极连接时钟信号输入端,第二极连接存储电容的第二端和信号输出端,控制极连接存储电容的第一端;
所述第四晶体管的第一极连接存储电容的第二端和信号输出端,第二极连接低电源端,控制极连接第五晶体管的第二极;
所述第五晶体管的第一极连接高电压端,第二极连接第六晶体管和第七晶体管的第一极,控制极连接第九晶体管的第二极;
所述第六晶体管的第一极连接第四晶体管的控制极,第二极连接低电源端,控制极连接存储电容的第一端;
所述第七晶体管的第一极连接第四晶体管的控制极,第二极连接低电源端,控制极连接存储电容的第一端;
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