[发明专利]包括栅电极的半导体器件

说明书

相关申请的交叉引用

本申请要求于2014年7月24日提交的申请号为10-2014-0094121的韩国专利申请的优先权，其公开内容通过引用整体合并于此。

技术领域

本公开的实施例涉及一种半导体器件，且更特别地，涉及一种包括栅电极的半导体器件。

背景技术

一般地，半导体材料具有介于导体和绝缘体之间的中间电导率。尽管在纯态时半导体材料充当绝缘体，通过例如离子注入、或扩散等来将杂质引入半导体材料中，半导体材料的电导率增大。半导体材料被用来制备半导体器件，比如晶体管。例如，半导体器件包括半导体存储器件。

半导体存储器件包括多个晶体管。晶体管具有三个区，即栅极、源极和漏极。根据输入到晶体管的栅极的控制信号的电压电平，电荷通过沟道区在源极和漏极之间移动。

随着半导体器件尺寸的降低，单元电容(Cs)也降低，这导致保持时间的减少。由于单元电容(Cs)降低，尽管施加基本上相同的偏压到半导体器件，储存在半导体器件中的电荷量仍可以降低。

发明内容

本公开的各种实施例指向提供一种解决相关领域的一个或者更多问题的半导体器件。

本公开的一个实施例涉及一种半导体器件，所述半导体器件包括能够储存从单元电容器(cellcapacitor)泄漏的电荷以使电荷的损失最小化，使得半导体器件的特性提升。

根据一个实施例的一个方面，半导体器件包括：多个第一栅电极，掩埋在包括有源区和器件隔离膜的半导体衬底中；多个结区，每个结区置于两个相邻第一栅电极之间的有源区的部分中，结区包括储存节点结区以及置于储存节点结区之间的位线结区；多个储存节点接触插塞，分别置于储存节点结区之上并耦接到储存节点结区；多个储存节点，分别耦接到储存节点接触插塞并置于储存节点接触插塞之上；以及第二栅电极，置于储存节点接触插塞中的对应的一个储存节点接触插塞的侧壁之上，其中垂直晶体管包括第二栅电极和对应的储存节点接触插塞，并储存从储存节点中的对应的一个泄漏的电荷。

结区的侧壁与第一栅电极中的对应的一个第一栅电极的侧壁部分地重叠。

结区包括N型杂质。

第一栅电极和第二栅电极每个均包括栅绝缘膜和金属阻挡层。

储存节点接触插塞包括N型多晶硅层或硅外延层、或者两者都被包括。

每个储存节点接触插塞包括其中设置了第一N型层、P型基体以及第二N型层的n-p-n结构。

P型基体置于第一N型层与第二N型层之间并包括P型杂质。

第二栅电极置于n-p-n结构的P型基体的第一侧壁之上。

储存节点接触插塞包括：耦接到储存节点结区中的第一储存节点结区的第一储存节点接触插塞；以及耦接到储存节点结区中的第二储存节点结区的第二储存节点接触插塞，其中置于第一储存节点接触插塞的侧壁之上的第二栅电极与置于第二储存节点接触插塞的侧壁之上的第二栅电极相隔离。

位线，其耦接到位线结区并包括顺序地层叠在位线结区之上的位线接触图案和位线导电图案。

根据一个实施例的另一方面，半导体器件包括：多个第一栅电极，掩埋在包括有源区和器件隔离膜的半导体衬底中；多个结区，每个结区置于两个相邻第一栅电极之间的有缘区的部分中，多个结区包括储存节点结区和置于储存节点结区之间的位线结区；多个储存节点接触插塞，分别置于储存节点结区之上并耦接到储存节点结区；多个储存节点，分别耦接到储存节点接触插塞并置于储存节点接触插塞之上；以及多个第二栅电极，分别置于第一栅电极之上，且被配置用来阻止置于有源区中的储存节点的电荷泄漏，其中每个第一栅电极和第二栅电极中的对应的一个第二栅电极通过绝缘膜图案而相互隔离。

结区包括N型杂质。

每个结区包括其中设置了第一N型结区、P型结区和第二N型结区的n-p-n结构。

P型结区置于第一型结区与第二N型结区之间且包括P型杂质。

第一N型结区的侧壁与绝缘膜图案的侧壁重叠。

P型结区的侧壁与第二栅电极的侧壁重叠。每个第一栅电极和每个第二栅电极包括栅绝缘膜和金属阻挡层。储存节点接触插塞包括N型多晶硅层。

半导体器件还包括：位线，耦接到位线结区并包括顺序地层叠在位线结区之上的位线接触图案和位线导电图案。