[发明专利]LED发送卡级联接口

权利要求书

1.一种LED发送卡级联接口，其特征在于，包括物理层和FPGA上的链路层，物理层包括第一连接器、均衡芯片、第二连接器，链路层包括SERDES IP核、数据解绑定模块、数据解码模块、第一时钟域转换模块、第二时钟域转换模块、数据编码模块；

第一连接器接收上一级发送卡或信号源发送的图像数据，将图像数据通过各SERDES链路发送至均衡芯片；均衡芯片对图像数据进行均衡处理，将均衡处理后的图像数据通过各SERDES链路发送至SERDES IP核；SERDES IP核对均衡处理后的各路图像数据进行处理，将处理后的各路图像数据发送至数据解绑定模块；数据解绑定模块根据处理后各路图像数据中的通道绑定码将各路图像数据对齐，并将对齐后的各路图像数据发送给数据解码模块；数据解码模块将对齐后的各路图像数据中的控制码元剔除，得到RGB数据，并发送给第一时钟域转换模块；第一时钟域转换模块将RGB数据转换到FPGA应用侧的时钟域；

第二时钟域转换模块接收FPGA应用侧向链路层发送的图像RGB数据，将图像RGB数据转换到SERDES IP核的时钟域，并发送给数据编码模块；数据编码模块对时钟域转换后的图像RGB数据进行编码处理并发送给SERDES IP核；SERDES IP核将编码处理的图像RGB数据通过各SERDES链路发送至第二连接器；第二连接器将接收的图像RGB数据发送到下一级发送卡。

2.根据权利要求1所述的LED发送卡级联接口，其特征在于，所述数据编码模块包括：

新的图像数据生成单元，用于将时钟域转换后图像RGB数据中的场同步信号VS、行同步信号HS、行数据有效信号DE和48位像素数据补零，得到新的图像数据；

发送单元，用于在HS消隐期内时，依次向SERDES IP核发送字符对齐码、时钟校正码和通道绑定码，在HS消隐期之外的时间，向SERDES IP核发送所述新的图像数据。

3.根据权利要求2所述的LED发送卡级联接口，其特征在于，所述新的图像数据低51位为VS、HS、DE和48位像素数据，高13位数据为零。

4.根据权利要求2所述的LED发送卡级联接口，其特征在于，所述字符对齐码定义为8个16进制的BC，所述时钟校正码定义为8个16进制的3C，所述通道绑定码定义为4个16进制的F71C。

5.根据权利要求1所述的LED发送卡级联接口，其特征在于，所述SERDES IP核对均衡处理后的各路图像数据进行串并转换、字符对齐、时钟校正和8B10B解码。

6.根据权利要求1至5任意一项所述的LED发送卡级联接口，其特征在于，所述第一连接器和所述第二连接器为HDMI连接器。