[发明专利]基于RSFF的QCLK生成单元

权利要求书

1.一种生成四值时钟QCLK的电路单元，用输入的二值时钟CLK及其反信号生成次序为0→1→2→3→2→1→0的四值时钟QCLK，它包括一个二输入的与门G1、一个上升沿触发的RS触发器FF0、一个下降沿触发的RS触发器FF1、标记为P1、P2、P3和P4的四个PMOS管和标记为N1、N2、N3和N4的四个NMOS管；首先，用所述RS触发器FF0和FF1对二值时钟CLK进行三分频，分别得到在CLK上升沿处和下降沿处改变状态的三分频输出信号Q₀和Q₁，它们的占空比分别为66.7％和33.3％，信号和分别是Q₀和Q₁的反信号；然后，用所述四个PMOS管和所述四个NMOS管组成生成四值时钟的MOS管网络，其电路为所述PMOS管P1的源极和漏极分别与逻辑值3的信号源和所述PMOS管P2的源极相接，所述PMOS管P3的源极和漏极分别与逻辑值2的信号源和所述PMOS管P4的源极相接，所述NMOS管N1的源极和漏极分别与逻辑值1的信号源和所述NMOS管N2的源极相接，所述NMOS管N3的源极和漏极分别与电源地和所述NMOS管N4的源极相接，所述MOS管P2、P4、N2和N4的漏极连接在一起作为四值时钟QCLK的输出端；最后，用CLK、Q₀和Q₁控制所述MOS管网络生成四值时钟QCLK；

所述四值时钟QCLK生成单元，其特征在于：所述RS触发器FF0的两个输入信号R₀和S₀的表达式为所述RS触发器FF1的两个输入信号R₁和S₁的表达式为R₁＝Q₁，所述R₀和S₀以及R₁和S₁的表达式在电路上实现为信号Q₀和接入与门G1的两个输入端，与门G1的输出信号接入输入信号R₀和S₁，输出信号和Q₁分别与输入信号S₀和R₁相接；控制所述MOS管网络的信号具体连接为信号CLK、Q₀、Q₁、Q₀、CLK和Q₁分别与所述MOS管P1、P2、P3、P4、N1、N2、N3和N4的栅极相接。