[发明专利]高压行译码电路

权利要求书

1.一种高压行译码电路，其特征在于，包括高压译码模块，所述高压译码模块包括：第一PMOS管、第二PMOS管、第三NMOS管、第四NMOS管、第五PMOS管和第六NMOS管；

所述第一PMOS管的栅极连接第一译码信号，所述第二PMOS管的栅极连接第二译码信号，所述第一译码信号和所述第二译码信号互为反相，所述第一译码信号的低电平为0、高电平为正编程电压；

所述第三NMOS管的栅极连接第三译码信号，所述第四NMOS管的栅极连接第四译码信号，所述第三译码信号和所述第四译码信号互为反相，所述第三译码信号的低电平为负擦除电压、高电平为电源电压；

所述第五PMOS管的栅极接地，所述第六NMOS管的栅极连接电源电压；

所述第一PMOS管的漏极连接第五译码信号，所述第二PMOS管的源极连接第六译码信号，所述第三NMOS管的漏极连接第七译码信号，所述第四NMOS管的源极连接第八译码信号，所述第五译码信号和所述第六译码信号的低电平都为0、高电平都为正编程电压；所述第七译码信号和所述第八译码信号的低电平都为负擦除电压、高电平都为电源电压；

所述第一PMOS管的源极、所述第二PMOS管的漏极和所述第五PMOS管的漏极连接在一起，所述第三NMOS管的源极、所述第四NMOS管的漏极和所述第六NMOS管的漏极连接在一起，所述第五PMOS管的源极和所述第六NMOS管的源极连接在一起并作为行译码信号输出端；

所述第一译码信号、所述第二译码信号、所述第三译码信号、所述第四译码信号、所述第五译码信号、所述第六译码信号、所述第七译码信号和所述第八译码信号都由第一输入信号、第二输入信号和第三输入信号译码后形成；所述第一输入信号和所述第二输入信号为解码信号，当所述第一输入信号和所述第二输入信号都为1时表示选中；所述第三输入信号为模式控制信号，所述第三输入信号为0时表示编程、为1时表示擦除；

编程模式且选中时，所述第一PMOS管和所述第五PMOS管导通，输出的行译码信号为正编程电压；编程模式且未选中时，所述第三NMOS管和所述第六NMOS管导通或所述第四NMOS管和所述第六NMOS管导通，所述行译码信号为负擦除电压；

擦除模式且选中时，所述第三NMOS管和所述第六NMOS管导通，输出的行译码信号为负擦除电压；擦除模式且未选中时，所述第一PMOS管和所述第五PMOS管导通或所述第二PMOS管和所述第五PMOS管导通，所述行译码信号为正编程电压。

2.如权利要求1所述的高压行译码电路，其特征在于：高压行译码电路还包括第一译码器，所述第一输入信号输入到所述第一译码器，所述第一译码器的输出端输出所述第一译码信号、所述第二译码信号、所述第三译码信号和所述第四译码信号，所述第一输入信号为1时，所述第一译码信号为低电平、所述第二译码信号为高电平；所述第一输入信号为0时，所述第一译码信号为高电平、所述第二译码信号为低电平。

3.如权利要求2所述的高压行译码电路，其特征在于：所述第一译码器由多位译码器组成。

4.如权利要求1所述的高压行译码电路，其特征在于：高压行译码电路还包括第二译码器，所述第二输入信号和所述第三输入信号输入到所述第二译码器，所述第二译码器的输出端输出所述第五译码信号和所述第七译码信号，所述第二输入信号和所述第三输入信号为00或11时，所述第五译码信号和所述第七译码信号都为低电平，所述第二输入信号和所述第三输入信号为10或01时，所述第五译码信号和所述第七译码信号都为高电平。

5.如权利要求4所述的高压行译码电路，其特征在于：所述第二译码器由2-4译码器组成。

6.如权利要求4所述的高压行译码电路，其特征在于：高压行译码电路还包括高压控制模块，所述第三输入信号输入到所述高压控制模块，所述高压控制模块的输出端输出所述第六译码信号和所述第八译码信号，所述第三输入信号为1时，所述第六译码信号和所述第八译码信号都为高电平；所述第三输入信号为0时，所述第六译码信号和所述第八译码信号都为低电平。