[发明专利]利用半导体器件的牺牲性阻挡层的选择性沉积

说明书

公开了在半导体结构上选择性地沉积高K栅极电介质的方法。该方法包括提供设置在半导体衬底上方的半导体结构。该半导体结构设置在隔离侧壁旁边。牺牲性阻挡层然后选择性地沉积在隔离侧壁上，并且不沉积在半导体结构上。此后，高K栅极电介质沉积在半导体结构上，但不沉积在牺牲性阻挡层上。牺牲性阻挡层的性质防止氧化物材料沉积在其表面上。然后执行热处理以去除牺牲性阻挡层，从而仅在半导体结构上形成高K栅极电介质。

技术领域

实施例总体上涉及半导体工艺，并且更具体地涉及通过利用半导体器件的牺牲性阻挡层来选择性沉积氧化物膜。

背景技术

对较小的、较高性能的电子设备的不断增大的需求一直是半导体工业背后的驱动力，以制造具有提高的性能的较小半导体器件。半导体器件的性能高度取决于在半导体芯片上制造的晶体管器件的数量。例如，中央处理单元的性能随其逻辑器件的数量增加而增加。然而，随着晶体管器件的数量增加，由晶体管器件占用的基板面(real estate)的量也增加。增加所占用的基板面的量增大了芯片的总体尺寸。因此，为了使芯片的尺寸最小化并使芯片上形成的晶体管器件的数量最大化，业界领导者已经开发出缩小每个晶体管器件的尺寸的方式。缩小晶体管器件尺寸允许增加将在单个半导体芯片上形成的晶体管器件的数量，而不会显著影响可用基板面。

发明内容

根据本发明的一个方面，提供了一种半导体器件，包括：半导体结构，其设置在半导体衬底上方；隔离侧壁，其设置在所述半导体结构旁边以及所述半导体衬底上方；高K电介质层，其直接设置在所述半导体结构的不止一侧上，并且不设置在所述隔离侧壁上，其中，所述高K电介质层包括邻近所述隔离侧壁设置的锥形或圆形端部，所述高K电介质层不接触所述隔离侧壁。

根据本发明的另一方面，提供了一种形成半导体器件的方法，包括：提供设置在半导体衬底上方的半导体结构，所述半导体结构设置在隔离侧壁旁边；至少在所述隔离侧壁上沉积牺牲性阻挡层，暴露所述半导体结构；在所述半导体结构上沉积高K电介质层，其中，所述高K电介质层包括邻近所述隔离侧壁设置的锥形或圆形端部，所述高K电介质层不接触所述隔离侧壁；以及去除所述牺牲性阻挡层。

根据本发明的另一方面，提供了一种计算设备，包括：母板；安装在所述母板上的处理器；以及制造在与所述处理器相同的芯片上或安装在所述母板上的通信芯片；其中，所述处理器包括：半导体结构，其设置在半导体衬底上方；浅沟槽隔离(STI)，其直接设置在所述半导体衬底的顶部上；隔离侧壁，其设置在所述半导体结构旁边以及所述浅沟槽隔离上；高K电介质层，其直接设置在所述半导体结构的不止一侧上并且不设置在所述隔离侧壁上，其中，所述高K电介质层包括邻近所述隔离侧壁设置的锥形或圆形端部，所述高K电介质层不接触所述隔离侧壁。

附图说明

图1示出了通过常规技术形成的高K栅极电介质的截面视图。

图2示出了根据本发明的实施例的通过利用牺牲性阻挡层的方法形成的高K栅极电介质的截面视图。

图3A-3E示出了根据本发明的实施例的通过利用隔离层上的牺牲性阻挡层来形成高K栅极电介质的方法的截面视图和自上而下的视图。

图4A-4C示出了根据本发明的实施例的通过利用STI的一部分和隔离层上的牺牲性阻挡层来形成高K栅极电介质的方法。

图5A示出了根据本发明的实施例的示例性牺牲性阻挡层的完整分子的分子图。

图5B-5D示出了根据本发明的实施例的分解的牺牲性阻挡层的各种悬空分子的分子图。

图6示出了根据本发明的实施例形成的非平面finFET晶体管的截面视图。

图7示出了根据本发明的实施例形成的栅极全包围纳米线晶体管的截面视图。

图8示出了实施本发明的一个或多个实施例的内插件。