[实用新型]一种北斗RDSS用户机射频发射信号检测装置有效

专利信息
申请号: 201420829689.4 申请日: 2014-12-24
公开(公告)号: CN204374423U 公开(公告)日: 2015-06-03
发明(设计)人: 彭建怡;火星;李哲;张文泉;田海雷;李国栋;张志璐;赵朝锋;孔庆兵 申请(专利权)人: 李国栋
主分类号: G01S19/23 分类号: G01S19/23
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地址: 442000 湖*** 国省代码: 湖北;42
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摘要:
搜索关键词: 一种 北斗 rdss 用户 射频 发射 信号 检测 装置
【说明书】:

技术领域

实用新型涉及仪器仪表及自动化检测设备领域,尤其涉及一种北斗RDSS用户机射频发射信号检测装置。

背景技术

北斗卫星导航系统提供的RDSS服务需用户机向导航卫星发射L波段射频信号,其信号射频信号参数和调制数据等参数直接关系RDSS服务的成功率,这些也是衡量北斗一代用户机关键性能指标,在用户机生产时由厂家通过专用设备如功率计、频谱分析仪等进行检测计量。RDSS用户机使用一段时间后,由于电子器件老化,其发射的射频信号功率、频率准确度等存在一定程度的改变,影响用户机性能,严重时可能无法使用,这时如果还使用专用设备进行检测,则检测成本太高,效益低下,目前缺乏该类通用便携式检测设备,以降低检测维护成本。

实用新型内容

本实用新型所要解决的技术问题是提供一种北斗RDSS用户机射频发射信号检测装置,解决了北斗RDSS用户机发射L波段射频信号检测技术复杂、成本高等问题,可检测射频信号参数和调制数据等性能参数,自动判断性能指标是否符合要求,方便快捷,降低检测成本,提高效益。

本实用新型解决上述技术问题的技术方案如下,提供了一种北斗RDSS用户机射频发射信号检测装置,包括待测用户机、喇叭天线和主机,所述待测用户机与喇叭天线射频连接,所述喇叭天线与主机通过射频线缆连接,所 述待测用户机与主机通过串口线连接。所述待测用户机用于向喇叭天线发射射频信号;所述喇叭天线用于接收用户机发射的射频信号,将其转化为电信号并传送至主机;所述主机用于接收喇叭天线发送的电信号并对其进行处理得到射频信号参数和调制数据并输出。

本实用新型的一种北斗RDSS用户机射频发射信号检测装置,采用以FPGA为核心的集成电路,减小电路规模,实现小型化集成;采用喇叭天线作为射频信号接收端,减小设计复杂程度,减少链路标校过程,增强硬件链路可靠性;在检测射频信号参数,如功率、频率准确度、调制质量等的同时,通过内置的ADC模块和FPGA实现数字信号处理,能准确解调出调制的信息,实现RDSS用户机发射链路的诊断功能。大大降低检验成本,方便快捷,大大提高检验效率。

附图说明

图1为本实用新型的一种北斗RDSS用户机射频发射信号检测装置连接示意图;

图2为本实用新型的一种北斗RDSS用户机射频发射信号检测装置主机结构示意图;

图3为本实用新型的一种北斗RDSS用户机射频发射信号检测装置中ADC模块电路图;

图4为本实用新型的一种北斗RDSS用户机射频发射信号检测装置中电源模块框图。

具体实施方式

以下结合附图对本实用新型的原理和特征进行描述,所举实例只用于解释本实用新型,并非用于限定本实用新型的范围。

如图1示出了本实用新型的一种北斗RDSS用户机射频发射信号检测装置连接示意图,下面将结合图1对本实施例提供的一种北斗RDSS用户机射频发射信号检测装置进行详细的说明。

一种北斗RDSS用户机射频发射信号检测装置,包括待测用户机、喇叭天线和主机,所述待测用户机与喇叭天线射频连接,所述喇叭天线与主机通过射频线缆连接,所述待测用户机与主机通过串口线连接。

如图2所示,所述主机包括接收通道、ADC模块、FPGA、接口电路和电源模块,所述接收通道的输入端和输出端分别与喇叭天线的输出端和ADC模块的输入端连接,所述FPGA的输入端和输出端分别与ADC模块的输出端和接口电路的输出端连接,所述电源电路分别与喇叭天线、接收通道、ADC模块、FPGA、接口电路连接。

本实施例中,所述北斗RDSS用户机射频信号检测装置中,所述主机还包括DDR模块,所述DDR模块与FPGA连接,其包括至少一片DDR2芯片,用于对FPGA中的数据进行缓存。所述DDR2芯片每片容量2Gb,分别连接到FPGA,各片DDR2芯片相互独立,分别控制,互不影响。所述DDR2芯片电源输入为1.8V,两片DDR2芯片采用同一个电源输入,考虑两片芯片布局时距离较远,PCB上也需要考虑电源压降,因此在每个芯片附近都需要串接一个大容量的钽电解电容。

优选地,本实施例中,所述北斗RDSS用户机射频信号检测装置中,所述主机还包括配置电路,实现FPGA的上电加载,加载方式为串行加载。通过在FPGA外部挂接一片SPI FLASH芯片实现配置,SPI FLASH芯片容量为64Mbit,操作时钟可达50MHz,综合后的配置文件小于5MB。所述FPGA中包括DDR2芯片控制器,控制DDR2芯片对数据进行缓存。

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