[实用新型]一种大数据量批处理接口系统有效
| 申请号： | 201420137463.8 | 申请日： | 2014-03-25 |
| 公开（公告）号： | CN203759692U | 公开（公告）日： | 2014-08-06 |
| 发明（设计）人： | 严志民;钟朝阳;高平;吴吕平;华世恩;严宏飞;谢运涛;宋林刚 | 申请（专利权）人： | 杭州中房信息科技有限公司 |
| 主分类号： | G06F13/16 | 分类号： | G06F13/16 |
| 代理公司： | 北京青松知识产权代理事务所(特殊普通合伙) 11384 | 代理人： | 郑青松 |
| 地址： | 310029 浙江省杭州*** | 国省代码： | 浙江;33 |
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| 摘要： | |||
| 搜索关键词： | 一种 数据量 批处理 接口 系统 | ||
1.一种大数据量批处理接口系统，其特征在于，包括：
高速数据总线，用于连接外部设备及服务器内部的存储介质读写电路，用于所述存储介质与外部设备的数据传输；
多路易失性数据缓存器，连接所述高速数据总线以便暂存通过所述高速数据总线传输的数据；
重置电平发生器，连接各路所述易失性数据缓存器的清零端口；
重置控制器，连接各路所述易失性数据缓存器的读写状态指示端口，并且连接所述重置电平发生器的使能端口；
计时时钟电路，连接所述重置控制器的计时信号输入端口。
2.根据权利要求1所述的大数据量批处理接口系统，其特征在于，所述大数据量批处理接口系统还包括：缓存器分配电路，连接各路所述易失性数据缓存器的溢出指示端子。
3.根据权利要求2所述的大数据量批处理接口系统，其特征在于，所述重置电平发生器、重置控制器及计时时钟电路为FPGA逻辑电路或ASIC电路。
4.根据权利要求3所述的大数据量批处理接口系统，其特征在于，所述大数据量批处理接口系统还包括多路选通器，并且各路所述易失性数据缓存器的数据输出端口连接所述多路选通器的各路输入端。
5.根据权利要求4所述的大数据量批处理接口系统，其特征在于，所述多路选通器的选通控制端口连接所述缓存器分配电路。
6.根据权利要求5所述的大数据量批处理接口系统，其特征在于，所述易失性数据缓存器为DRAM存储器。
7.根据权利要求6所述的大数据量批处理接口系统，其特征在于，所述大数据量批处理接口系统还包括：动态编址寻址电路，连接各路所述易失性数据缓存器的地址设置端口，并且连接服务器的地址线。
8.根据权利要求7所述的大数据量批处理接口系统，其特征在于，各路所述易失性数据缓存器的使能端连接服务器主板的批处理指示信号线。
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