[实用新型]芯片叠晶藏线结构

说明书

技术领域

本实用新型涉及半导体封装技术领域，尤其涉及一种芯片叠晶藏线结构。

背景技术

随着科学技术的进步，数码产品朝着微型化及多功能化方向发展。因此，随着市场的需求，半导体封装需要用到叠晶的生产方式，需要在有限的空间里叠放多个相同大小的芯片，这就会存在导线与芯片相接触，出现短路现象，造成品质隐患。

因此，现有技术存在缺陷，需要改进。

实用新型内容

本实用新型所要解决的技术问题是：提供一种芯片叠晶藏线结构，以解决现有技术中半导体封装的叠晶生产方式会造成导线与芯片短路现象，提高了产品品质。

本实用新型的技术方案如下：本实用新型提供一种芯片叠晶藏线结构，包括：框架、固定于所述框架上的一下层芯片、设于下层芯片上的DAF膜层、固定于所述DAF膜层上的一上层芯片以及第一至第四导线，所述上层芯片通过DAF膜层固定于下层芯片上，所述框架具有第一引脚与第二引脚，所述上层芯片上表面设有第一电极与第二电极，所述下层芯片上表面设有第三电极与第四电极，所述第一导线一端与第一引脚电性连接，另一端与第一电极电性连接，所述第二导线一端与第二引脚电性连接，另一端与第二电极电性连接，所述第三导线一端与第一引脚电性连接，另一端与第三电极电性连接，所述第四导线一端与第二引脚电性连接，另一端与第四电极电性连接，所述第三导线的另一端与第四导线的另一端藏于所述DAF膜层中，以避免与所述上层芯片相接触。

所述DAF膜层由DAF胶膜经高温溶化后，再凝固硬化形成的。

所述第一至第四导线分别具有不同的弧度。

采用上述方案，本实用新型的芯片叠晶藏线结构，采用DAF膜层将上层芯片固定于下层芯片上，并且将下层芯片的导线藏于DAF膜层中，从而可以很好地防止导线与上层芯片相接触，进而避免了上层芯片短路现象，提高了产品品质。

附图说明

图1为本实用新型芯片叠晶藏线结构的结构示意图。

具体实施方式

以下结合附图和具体实施例，对本实用新型进行详细说明。

请参阅图1，本实用新型提供了一种芯片叠晶藏线结构，包括：框架20、固定于所述框架20上的一下层芯片12、设于下层芯片12上的DAF膜层14、固定于所述DAF膜层14上的一上层芯片16以及第一至第四导线32、34、36、38，所述上层芯片16通过DAF膜层14固定于下层芯片12上，粘合度好，且DAF膜层14的厚度均匀，不会产生倾斜，产品良率高。所述框架20具有第一引脚22与第二引脚24，所述上层芯片16上表面设有第一电极162与第二电极164，所述下层芯片12上表面设有第三电极122与第四电极124，所述第一导线32一端与第一引脚22电性连接，另一端与第一电极162电性连接，所述第二导线34一端与第二引脚24电性连接，另一端与第二电极164电性连接，所述第三导线36一端与第一引脚22电性连接，另一端与第三电极122电性连接，所述第四导线38一端与第二引脚24电性连接，另一端与第四电极124电性连接，所述第三导线36的另一端与第四导线38的另一端藏于所述DAF膜层14中，以避免与所述上层芯片16相接触。所述第一至第四导线32、34、36、38分别具有不同的弧度。

该芯片叠晶藏线结构的制作工艺为：将下层芯片12固定于所述框架20上，并进行第一次焊线工序，以将第三、第四导线36、38与下层芯片12及第一、第二引脚22、24焊接在一起。之后再进行叠片工序，将底部已贴好DAF胶膜的上层芯片16叠放在下层芯片12上面，之后转至烤箱进行烘烤，DAF胶膜遇高温熔化，变成液体状，将第三导线36的另一端及第四导线38的另一端包裹，待冷却后硬化成DAF膜层14，以将第三导线36的另一端及第四导线38的另一端藏于DAF膜层14中，以避免其与上层芯片16相接触。对上层芯片16进行第二次焊线工序，以将第一、第二导线32、34与上层芯片16及第一、第二引脚22、24焊接在一起。

其中，所述烤箱的烘烤温度为150℃至600℃，优选为200℃。

综上所述，本实用新型提供一种芯片叠晶藏线结构，采用DAF膜层将上层芯片固定于下层芯片上，并且将下层芯片的导线藏于DAF膜层中，从而可以很好地防止导线与上层芯片相接触，进而避免了上层芯片短路现象，提高了产品品质。

以上仅为本实用新型的较佳实施例而已，并不用于限制本实用新型，凡在本实用新型的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本实用新型的保护范围之内。