[发明专利]一种FPGA的同步时钟装置及其控制方法

权利要求书

1.一种FPGA的同步时钟装置，其特征在于，包括：时源单元，内部时钟单元，信号输出单元和多时源滑步切换单元；并且

所述时源单元包括三个并联的第一时间源、第二时间源和第三时间源，所述三个并联的时间源与参考源选择模块连接，所述参考源选择模块连接根据预定的方法选择最佳的时间源，并且输出至多时源滑步切换单元；

所述内部时钟单元，可以为所述时源单元的参考源选择模块提供参考时间信号，并且还可以为所述信号输出单元和所述多时源滑步切换单元提供脉冲信号；

所述多时源滑步切换单元包括校正模块，并且能够将信号输出至所述信号输出单元，所述校正模块根据来自参考源选择模块提供的时间源和所述内部时钟单元提供的脉冲信号进行比较，在时源信号传递过程中和/或不同时间源切换时，及时校正输出至信号输出单元的信号。

2.如权利要求1所述FPGA的同步时钟装置，其特征在于，所述多时源滑步切换单元还包括时差比较模块，所述时差比较模块包括秒脉冲比较器和时间比较器；并且输入至多时源滑步切换单元首先经过所述时差比较模块之后，再输入至所述校正模块。

3.如权利要求1所述FPGA的同步时钟装置，其特征在于，所述多时源滑步切换单元还包括过滤模块，所述过滤模块包括融合滤波器和分频计算器；并且所述校正模块的信号经过所述过滤模块之后，才输出至所述信号输出单元。

4.如权利要求1所述的FPGA的同步时钟装置，其特征在于，时源单元还包括三个分别与所述第一时间源、第二时间源和第三时间源串联的信息解码模块。

5.如权利要求4所述FPGA的同步时钟装置，其特征在于，所述第一时间源为卫星信号，所述第二时间源为热备份同步时钟的IRIG-B信号，所述第三时间源为本地的IRIG-B码信号。

6.如权利要求4所述FPGA的同步时钟装置，其特征在于，所述三个解码模块分别并联之后，再与所述参考源选择模块连接，并且所述参考源选择模块中包括状态位判断子模块、优先级判断子模块和多时源判断子模块。

7.如权利要求1所述FPGA的同步时钟装置，其特征在于，所述内部时钟单元内设置有倍频模块和过滤模块。

8.如权利要求1所述FPGA的同步时钟装置，其特征在于，还包括日志单元，并且所述信号输出单元内设置有报文输出模块，所述报文输出模块将所述信号输出单元的信息输出至日志单元。

9.如权利要求8所述FPGA的同步时钟装置，其特征在于，所述时源单元的信号和所述内部时钟单元的信号也都会输入至所述日志单元。

10.一种FPGA同步时钟装置的控制方法，其特征在于，所述FPGA的同步时钟装置为如权利要求1~9任意的一种同步时钟装置，所述方法包括：

A.将内部时钟单元的信号输入至时源单元和多时源滑步切换单元；

B.在多个时源信号中选择最佳的一个时源信号；

C.在所述多时源滑步切换单元中调整步骤B中选择的时源信号与内部时钟单元信号的差值，自动调整所述时源信号的脉冲值；

D.在所述信号输出单元校正所述时源信号的脉冲，然后依次经过IRIG-B码发生器和IRIG-B码发送器，将IRIG-B码发送至接收装置。