[发明专利]一种低开销配置长表项的方法

说明书

技术领域

本发明公开一种低开销配置长表项的方法，属于计算机网络配置领域，具体地说是一种低开销配置长表项的方法。

背景技术

FPGA，Field Programmable Gate Array,现场可编程逻辑门阵列，是一个含有可编辑元件的半导体设备，可供使用者现场程序化的逻辑门阵列元件。它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。用户可以根据不同的配置模式，采用不同的编程方式。FPGA采用了逻辑单元阵列LCA（Logic Cell Array），内部包括可配置逻辑模块CLB（Configurable Logic Block）、输出输入模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。 现场可编程门阵列（FPGA）是可编程器件。FPGA利用小型查找表（16×1RAM）来实现组合逻辑，每个查找表连接到一个D触发器的输入端，触发器再来驱动其他逻辑电路或驱动I/O，由此构成了既可实现组合逻辑功能又可实现时序逻辑功能的基本逻辑单元模块，这些模块间利用金属连线互相连接或连接到I/O模块。FPGA的逻辑是通过向内部静态存储单元加载编程数据来实现的，存储在存储器单元中的值决定了逻辑单元的逻辑功能以及各模块之间或模块与I/O间的联接方式，并最终决定了FPGA所能实现的功能，FPGA允许无限次的编程。

在网络交换设备中，报文的转发、根据策略执行对应操作都是通过查表实现的。对三层交换架构来说，现有的查表方法是五元组hash查表法，具体方法是提取出IP报文的五元组（SIP/DIP/PROTOCOL/SPORT/DPORT），做hash运算，将hash运算的结果作为存放转发策略的表项地址。这种查表法虽然速度较快，能够满足线速转发的要求，在交换设备中大量使用，但此查表法配置表项时较为繁琐，表项内容较多，需要将表项根据cpu位宽，切割成数个字段依次写入内存中。为解决传统的配置查找表项的方法，cpu开销大，在配置表项时需要较长时间的问题，本发明提出了一种低开销配置长表项方法，利用FPGA可将字段一次性的写入内存中，而无需考虑地址划分的开销，不仅分配的地址同步输出，而且减少了上位机进行字段与地址分配的开销，尤其适用于上位机cpu计算资源紧张的场合。

发明内容

本发明针对现有技术存在的不足和问题，为解决传统的配置查找表项的方法，cpu开销大，在配置表项时需要较长时间的问题，本发明提出了一种低开销配置长表项方法，尤其适用于上位机cpu计算资源紧张的场合。

提出的具体方案是：

一种低开销配置长表项的方法，将上位机的表项字段依次通过cpu的接口传入FPGA中，利用 FPGA运算速度远超cpu接口传输速度的特征，使FPGA在接收表项字段的同时，实现表项字段运算和分配，全部字段接收完毕后，FPGA将表项字段同步输出给内存，完成表项的配置。

所述表项字段依次通过cpu的接口传入FPGA中，cpu的接口包括配置寄存器，跳变寄存器，单脉冲发生电路，总线耦合电路。

所述的表项字段包括网络协议代码，表项地址，管理距离，串口编号。

所述FPGA使用Verilog实现表项字段运算。

本发明的有益之处是：本发明提供一种低开销配置长表项方法，利用FPGA运算速度远大于CPU接口传输速度的特点，设置上位机将表项字段依次通过cpu的接口传入FPGA中，由FPGA同步进行地址分配处理，FPGA接收完毕后，分配的地址同步输出，将字段一次性的写入内存中，不仅分配的地址同步输出，而且减少了上位机地址与字段分配的开销，尤其适用于上位机cpu计算资源紧张的场合。

附图说明

图1传统配置表项方法示意图；

图2本发明低开销配置表现方法示意图。

具体实施方式

下面结合附图说明。

图1表示传统配置表项方法，查表方法是五元组hash查表法，具体方法是提取出IP报文的五元组（SIP/DIP/PROTOCOL/SPORT/DPORT），做hash运算，将hash运算的结果作为存放转发策略的表项地址，图中4个字段，被分配成高位和低位，再由CPU接口发送地址、数据，每个地址都带有数据。