[发明专利]半导体结构及其制造方法

说明书

本发明提供了一种用于形成集成电路(IC)结构的方法。该方法包括提供包括导电部件的衬底；在导电部件上形成含铝(Al)介电层；在含Al介电层上形成低k介电层；以及蚀刻低k介电层以形成与导电部件对准的接触沟槽。接触沟槽的底部位于含Al介电层的表面上。本发明还涉及半导体结构及其制造方法。

技术领域

本发明涉及半导体结构及其制造方法。

背景技术

半导体集成电路(IC)产业已经经历了快速增长。IC材料和设计中的技术进步已经产生了数代IC，且与前一代IC相比，每一代IC均具有更小并且更复杂的电路。然而，这些进步已经增加了加工和制造IC的复杂度，并且为了实现这些进步，需要IC加工和制造中的相似的发展。在IC的演变过程中，通常功能密度(即，每一芯片面积上互连器件的数目)已经增大，而几何尺寸(即，可以使用制造工艺产生的最小的组件(或线))已经减小。这种按比例缩小工艺通常通过增大生产效率并减小相关成本来提供益处。

在半导体技术中，可以使用包括光刻工艺、离子注入、沉积和蚀刻的各种工艺在衬底上形成集成电路图案。可以利用镶嵌工艺以形成包括垂直互连通孔和水平互连金属线的多层铜互连件。在镶嵌工艺期间，在介电材料层中形成沟槽，将铜或钨填充在沟槽中，然后施加化学机械抛光(CMP)工艺以去除介电材料层上的过量金属并且平坦化顶面。已经进行了学习和研究以探索新的导电、介电材料和新的工艺集成方案以便更好的集成。新的互连材料，诸如代替传统的铝的集成铜冶金可以用于减少RC时间延迟的电阻组件。可以施加比现在的二氧化硅具有更低的介电常数(k)的新绝缘材料以减少电容组件以及导线之间的串扰以使时间延迟和功率损耗最小化。此外，可以使用金属覆盖或硅覆盖以克服由尺寸按比例缩小引起的可靠性问题。

尽管现有的方法已经大体满足它们预期目的，但是它们并没有在所有方面都完全满意。此外，需要包括覆盖层的半导体结构及其制造方法。

发明内容

为了解决现有技术中的问题，本发明提供了一种用于形成集成电路(IC)结构的方法，包括：提供包括导电部件的衬底；在所述导电部件上形成含铝(Al)介电层；在所述含Al介电层上形成低k介电层；以及蚀刻所述低k介电层以形成与所述导电部件对准的接触沟槽，其中，所述接触沟槽的底部位于所述含Al介电层的表面上。

在上述方法中，还包括：在所述导电部件和所述含Al介电层之间形成覆盖层，所述覆盖层的宽度基本上类似于所述导电部件的宽度。

在上述方法中，还包括：在所述导电部件和所述含Al介电层之间形成覆盖层，所述覆盖层的宽度基本上类似于所述导电部件的宽度；其中，形成所述覆盖层包括选择性地沉积Co、Mn、Ni、Ru或Ti中的至少一层以与所述导电部件对准。

在上述方法中，还包括：在所述含Al介电层和所述低k介电层之间形成蚀刻停止层(ESL)；以及蚀刻所述ESL以形成所述接触沟槽。

在上述方法中，还包括：在所述含Al介电层和所述低k介电层之间形成蚀刻停止层(ESL)；以及蚀刻所述ESL以形成所述接触沟槽；其中，形成所述ESL包括使用等离子气体沉积包括N掺杂的SiC层或O掺杂的SiC层中的至少一层，所述等离子气体包括CO₂或NO₂中的至少一种。

在上述方法中，还包括：在所述含Al介电层和所述低k介电层之间形成蚀刻停止层(ESL)；以及蚀刻所述ESL以形成所述接触沟槽；其中，形成所述ESL包括使用硅烷(SiH₄)和NH₃等离子体来沉积包括N掺杂的SiC层或Si₃N₄层中的至少一层。

在上述方法中，还包括：在所述含Al介电层和所述低k介电层之间形成蚀刻停止层(ESL)；以及蚀刻所述ESL以形成所述接触沟槽；其中，蚀刻所述低k介电层包括使用含氟蚀刻剂的干蚀刻工艺，以及其中，蚀刻所述ESL包括停止在所述含Al介电层的湿蚀刻工艺。