[发明专利]减少SOC应用中的芯体对芯体失配的方法

说明书

技术领域

本发明总体涉及集成电路，更具体地，涉及系统级芯片(SOC)。

背景技术

在系统级芯片(SOC)应用的过程中，在缩小几何尺寸(即，通过使用制造工艺可以得到的最小部件或线)的同时，通常增大了功能密度(即，在每个芯片面积内互连器件的数量)。这种按比例缩小工艺的优点在于通常提高了生产效率和降低了相关成本。同时，这种按比例缩小工艺还增大了各部件由于工艺诱发的以及由环境诱发的在实际SOC产品中制造的临界尺寸(CD)的实际大小和在电子设计自动化(EAD)工具中所设计的尺寸之间的不一致度的显著性。

随着便携式电子器件(诸如，智能电话或平板电脑)的发展，对多芯体SOC产品的需求大于对单芯体SOC产品的需求。然而，仍面临减少SOC产品中芯体对芯体失配的挑战。

发明内容

优选地，本发明提供了一种用于减少芯体对芯体失配的方法，包括：通过测量装置测量第一组系统级芯片(SOC)产品中的每个芯体的代表性图案的栅极长度，其中，第一组中的SOC产品均包括两个以上彼此相同的芯体；根据每个芯体的栅极长度之间的差值确定调整量；以及根据调整量来分别调整用于第二组SOC产品中的每个芯体的栅极长度的临界尺寸(CD)的制造条件以减少由于每个芯体的周围环境而导致的芯体对芯体失配，其中，第二组中的SOC产品均包括两个以上彼此相同并且还与第一组中的芯体相同的芯体。

优选地，调整制造条件包括根据调整量来调整用于第二组SOC产品中的每个芯体的栅极长度的临界尺寸的光刻(LIT)能量。

优选地，LIT能量的敏感度约为0.9nm/mJ至1.3nm/mJ。

优选地，调整制造条件包括根据调整量来调整用于第二组SOC产品中的每个芯体的栅极长度的临界尺寸的蚀刻工艺。

优选地，当调整量大于栅极长度的CD的预设偏移值时，实施制造条件的调整，调整量是每个芯体的栅极长度之间的差值的最大值。

优选地，该方法还包括：测量每个芯体的代表性图案的电子特征。

优选地，电子特征包括每个芯体的集成电路静态电流(IDDQ)或操作速度。

优选地，当调整量大于IDDQ的预设偏移值时，实施制造条件的调整，其中，调整量是每个芯体的IDDQ之间的差值的最大值。

优选地，代表性图案是MOS状图案。

根据本发明的另一方面，提供了一种用于减少芯体对芯体失配的方法，包括：通过测量装置测量第一组SOC产品中的每个芯体的代表性图案的栅极长度，其中，第一组中的SOC产品中的每个产品包括两个以上彼此相同的芯体；根据每个芯体的栅极长度之间的差值确定调整量；以及根据调整量来分别调整用于第二组SOC产品中的每个芯体的栅极长度的临界尺寸的至少一个掩模以用于减少由于每个芯体的周围环境而导致的芯体对芯体失配，其中，第二组中的SOC产品均包括两个以上彼此相同并且还与第一组中的芯体相同的芯体。

优选地，当调整量大于栅极长度CD的预设偏移值时，实施制造条件的调整，其中，调整量是每个芯体的栅极长度之间的差值的最大值。

优选地，该方法还包括：测量每个芯体的代表性图案的电子特征。

优选地，电子特征包括每个芯体的IDDQ或操作速度。

优选地，当调整量大于IDDQ的预设偏移值时，实施制造条件的调整，其中，调整量是每个芯体的IDDQ之间的差值的最大值。

优选地，代表性图案是MOS状图案。

根据本发明的另一方面，提供了一种用于减少芯体对芯体失配的方法，包括：通过测量装置测量第一组SOC产品中的每个芯体的代表性图案的电子特征，其中，第一组中的SOC产品均包括两个以上彼此相同的芯体；以及根据测得的电子特征来分别调整第二组SOC产品中的每个芯体的制造条件以用于减少由于每个芯体的周围环境而导致的芯体对芯体失配，其中，第二组中的SOC产品均包括两个以上彼此相同的并且还与第一组中的芯体相同的芯体。

优选地，该方法还包括：根据每个芯体的电子特征之间的差值确定调整量，并且根据调整量调整制造条件。

优选地，电子特征包括每个芯体的IDDQ或操作速度。

优选地，制造条件涉及源极、漏极和/或轻微掺杂漏极(LDD)的注入剂量。

优选地，制造条件涉及迅速热退火(RTA)温度。

附图说明

为了更全面地理解实施例及其优势，现将结合附图所进行的描述作为参照，其中：

图1示出了根据一些实施例的包括若干芯体的SOC产品的示意图；