[发明专利]关于外延沟道器件的错位应力记忆技术

说明书

本发明涉及一种具有包括被配置为向外延沟道区提供应力的错位应力记忆(DSM)区的外延源极和漏极区的晶体管器件，及其形成方法。晶体管器件具有设置在半导体衬底上方的外延堆叠件以及设置在外延堆叠件上方的栅极结构。沟道区延伸至位于栅极结构的相对侧的外延源极和漏极区之间的栅极结构的下方。第一和第二错位应力记忆(DSM)区具有在沟道区内产生应力的应力晶格。第一和第二DSM区分别从外延源极区的下方和从外延漏极区的下方延伸至外延源极区内的第一位置和外延漏极区内的第二位置。使用第一和第二SDM区加应力于沟道区提高了器件性能。

技术领域

本发明涉及半导体领域，更具体地，涉及关于外延沟道器件的错位应力记忆技术。

背景技术

现代集成电路包括数以百计或数以亿计的晶体管器件。晶体管器件用作开关，其在打开时允许电荷载子(如，电子)流动，且在关闭时防止电荷载子流动。晶体管的性能受制成晶体管的材料的电荷载子迁移率的影响。电荷载子迁移率是在电场情况下电荷载子如何快速地穿过材料的衡量手段。电荷载子迁移率的增强可在相同开关速度的固定电压或较低电压提供较快的晶体管开关速度。

近几年，应变工程已成为一种广泛使用的用于提高晶体管器件的性能的方法。应变工程将压力引诱到晶体管器件的沟道区和/或源极和漏极区。压力拉伸了区的晶格以增大其标准原子间距离以外的原子之间的距离。通过拉伸晶格，应变工程增强了电荷载子迁移率，因此提高了器件性能。

发明内容

为解决上述问题，本发明提供了一种晶体管器件，包括：外延堆叠件，设置在半导体衬底的上方；栅极结构，设置在外延堆叠件的上方；沟道区，延伸至外延源极区和外延漏极区之间的栅极结构的下方，其中，外延源极区和外延漏极区设置在栅极结构的相对侧上的外延堆叠件和半导体衬底内；以及第一和第二错位应力记忆(DSM)区，其包括被配置为在沟道区内产生应力的应力晶格，且分别从外延源极区的下方和外延漏极区的下方延伸至外延源极区内的第一位置和外延漏极区内的第二位置。

其中，外延堆叠件的高度低于错位应力记忆(DSM)区的高度。

其中，第一和第二DSM区与栅极结构横向分隔开。

其中，第一和第二DSM与栅极结构横向分隔开一段小于约10nm的距离。

该晶体管器件还包括：开槽的源极接触件，从外延源极区的顶面延伸至第一DSM区内的位置；以及开槽的漏极接触件，从外延漏极区的顶面延伸至第二DSM区内的位置。

其中，第一和第二DSM区分别延伸至距离外延源极区和外延漏极区约2nm的下方。

其中，外延源极区和外延漏极区包括磷酸硅(SiP)。

其中，外延堆叠件包括：碳化硅外延层，设置在半导体衬底的上方；以及轻掺杂硅外延层，设置在碳化硅外延层的上方。

其中，碳化硅外延层具有约1％的碳含量。

此外，还提供了一种晶体管器件，包括：外延堆叠件，具有设置在半导体衬底上方的碳化硅外延层，以及设置在碳化硅层上方的轻掺杂硅外延层；栅极结构，设置在轻掺杂硅外延层的上方；沟道区，延伸至外延源极区和外延漏极区之间的栅极结构下方，外延源极区和外延漏极区设置在栅极结构的相对侧上的外延堆叠件和半导体衬底内；以及第一和第二错位应力记忆(DSM)区，其包括外延源极和漏极区以及半导体衬底的材料，并且具有被配置为在沟道区内产生应力的应力晶格，以及分别从外延源极区的下方和从外延漏极区的下方延伸至外延源极区内的第一位置和外延漏极区内的第二位置。

其中，第一和第二DSM区与栅极结构横向分隔开一段小于10nm的距离。

该晶体管器件还包括：开槽的源极接触件，从外延源极区的顶面延伸至第一DSM区内的位置；以及开槽的漏极接触件，从外延漏极区的顶面延伸至第二DSM区内的位置。