[发明专利]关于外延沟道器件的错位应力记忆技术

权利要求书

1.一种晶体管器件，包括：

外延堆叠件，设置在半导体衬底的上方，并且包括碳掺杂外延层；

栅极结构，设置在所述外延堆叠件的上方；

沟道区，延伸至外延源极区和外延漏极区之间的所述栅极结构的下方，其中，所述外延源极区和所述外延漏极区设置在所述栅极结构的相对侧上的所述外延堆叠件和所述半导体衬底内；以及

第一和第二错位应力记忆(DSM)区，其包括被配置为在所述沟道区内产生应力的应力晶格，且分别从所述外延源极区的下方和所述外延漏极区的下方延伸至所述外延源极区内的第一位置和所述外延漏极区内的第二位置。

2.根据权利要求1所述的晶体管器件，其中，所述外延堆叠件的高度低于所述第一和第二错位应力记忆(DSM)区的高度。

3.根据权利要求1所述的晶体管器件，其中，所述第一和第二错位应力记忆区与所述栅极结构横向分隔开。

4.根据权利要求3所述的晶体管器件，其中，所述第一和第二错位应力记忆与所述栅极结构横向分隔开一段小于10nm的距离。

5.根据权利要求1所述的晶体管器件，还包括：

开槽的源极接触件，从所述外延源极区的顶面延伸至所述第一错位应力记忆区内的位置；以及

开槽的漏极接触件，从所述外延漏极区的顶面延伸至所述第二错位应力记忆区内的位置。

6.根据权利要求1所述的晶体管器件，其中，所述第一和第二错位应力记忆区分别延伸至距离所述外延源极区和所述外延漏极区2nm的下方。

7.根据权利要求1所述的晶体管器件，其中，所述外延源极区和所述外延漏极区包括磷酸硅(SiP)。

8.根据权利要求1所述的晶体管器件，其中，所述外延堆叠件包括：

所述碳掺杂外延层包括碳化硅外延层，设置在所述半导体衬底的上方；以及

轻掺杂硅外延层，设置在所述碳化硅外延层的上方。

9.根据权利要求8所述的晶体管器件，其中，所述碳化硅外延层具有1％的碳含量。

10.一种晶体管器件，包括：

外延堆叠件，具有设置在半导体衬底上方的碳化硅外延层，以及设置在所述碳化硅外延层上方的轻掺杂硅外延层；

栅极结构，设置在所述轻掺杂硅外延层的上方；

沟道区，延伸至外延源极区和外延漏极区之间的所述栅极结构下方，所述外延源极区和所述外延漏极区设置在所述栅极结构的相对侧上的所述外延堆叠件和所述半导体衬底内；以及

第一和第二错位应力记忆(DSM)区，其包括所述外延源极和漏极区以及所述半导体衬底的材料，并且具有被配置为在所述沟道区内产生应力的应力晶格，以及分别从所述外延源极区的下方和从所述外延漏极区的下方延伸至所述外延源极区内的第一位置和所述外延漏极区内的第二位置。

11.根据权利要求10所述的晶体管器件，其中，所述第一和第二错位应力记忆区与所述栅极结构横向分隔开一段小于10nm的距离。

12.根据权利要求10所述的晶体管器件，还包括：

开槽的源极接触件，从所述外延源极区的顶面延伸至所述第一错位应力记忆区内的位置；以及

开槽的漏极接触件，从所述外延漏极区的顶面延伸至所述第二错位应力记忆区内的位置。

13.根据权利要求10所述的晶体管器件，其中，所述第一和第二错位应力记忆区分别延伸至距离所述外延源极区和所述外延漏极区2nm的下方。

14.根据权利要求10所述的晶体管器件，其中，所述外延源极区和所述外延漏极区包括磷酸硅(SiP)。