[发明专利]集成电路及其制造方法

说明书

技术领域

本发明涉及集成电路存储器技术，包括高密度、非易失性存储器。

背景技术

一种类型的非易失性存储器阵列架构称为虚拟接地阵列(virtual ground array)。在虚拟接地阵列以及其它存储器单元结构中，埋藏扩散线可设置在基板上，并由通道区分隔。字线和数据储存结构(例如浮置栅极或介电电荷捕捉结构)伏(overlie)在通道区上，形成一个密集阵列的存储器单元。

随着存储器单元的规模所小，产生关于虚拟接地阵列，以及其他类型存储单元的设计的挑战。举例来说，理想的埋藏扩散线具有低电阻，给存储器单元提供良好的穿透(punch through)耐受性，并支持良好的编程效率和低数据干扰。此外，有需求在埋藏扩散线中提供深杂质，以阻止在相邻单元内产生的二次电子影响本地通道区。

然而，越窄的埋藏扩散线，线的电阻越高。埋藏扩散线较高电阻会减慢运行速度，包括闪存的编程速度。在约50纳米以及更低的通道长度和源/漏极线宽度时，存储器的性能已经降低。

因此，有需要提供一种技术，能够形成包括虚拟接地闪存阵列的密集存储器阵列，可提供高速运行和良好耐久性。

发明内容

本技术的一方面为一种集成电路，其包括一存储器阵列，存储器阵列包括具有复合杂质结构的扩散位线。多个字线伏在基板内的通道区，数据储存结构，例如浮置栅极结构或介电电荷捕获结构位于交叉点。复合杂质扩散位线在通道区的相对侧提供源极/漏极端，其具高的导电性，良好的深度和陡峭的掺杂分布，即使通道区的临界尺寸低于50纳米。此外，利用源极/漏极端结构的存储器阵列支持具有良好编程效率的热载子，减少了相邻单元的干扰和达到高速编程的目的。

描述一种集成电路，其包括存储器阵列，存储器阵列包括多个由半导体基板的多个通道区分隔的源/漏极线。源极/漏极线具有第一杂质，其提供一种具有载体类型的电荷载子，使得源极/漏极线导电。多个字线伏在通道区。数据储存结构位于字线和通道区之间的交叉点，其定义阵列的存储器单元。通道区和源极/漏极线之间界面区域的第二杂质，抑制第一杂质扩散进入通道区。存储器阵列可以是一虚拟接地阵列。

第一杂质可以是磷，其特征在于硅中的低电阻和高扩散性。第二杂质，如碳、氮或两者皆是，抑制磷的扩散。据信扩散是透过占据，或与基板内间隙缺陷交互作用而被抑制，其可能会辅助扩散。一些实施例中可使用氟。因此，可建立一不侵占通道区，浅、导电性高的源/漏极线。

源极/漏极线可包括第三杂质，提供与第一杂质相同载体类型的电荷载子，例如是更高原子量的砷，与低原子量的磷互补。第一杂质可以有一个具最大深度的分布轮廓，第三杂质可以有一个具最大深度的分布轮廓，第三杂质的最大深度大于第一杂质的最大深度。第三杂质可提供低扩散性掺杂剂的陡峭的杂质分布，增加深度至源极/漏极线，使其可作为例如是二次电子的电荷载子的掩模，其可在阵列中的存储器单元移动。

集成电路在通道区和源极/漏极线之间的界面区域可包括第四杂质，提供与第一杂质相反的载体类型的载子，作为卤素注入物或穿透减少杂质。如此可进一步提高存储器单元结的特性。

本技术的一实施例还包括控制电路，其偏压存储器阵列以执行存储器操作，包括在多个存储器单元的源极/漏极到通道结中感应热载子。

此外，制造具有上述特性的存储器的方法亦被描述。

为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附图式，作详细说明如下：

附图说明

图1是存储器阵列沿字线的剖面图，显示具有复合杂质结构的埋藏扩散位线。

图2是一个用于虚拟接地存储器阵列的布局的上视图，显示了一组字线伏在一组埋藏位线上，字线中包括具有剖面线A′-A″的字线，其他图中是沿着该线撷取剖面。

图3是沿字线撷取的存储器阵列剖面图，显示口袋式杂质(pocket impurity)。

图4绘示在存储器阵列的一剖面中，p型铟浓度分布的模拟图。

图5绘示在存储器阵列的一剖面中，p型硼浓度分布的模拟图。

图6是沿字线撷取的存储器阵列剖面图，显示扩散阻挡掺杂剂(例如碳)的注入。

图7绘示在存储器阵列的一剖面中，碳浓度分布的模拟图。

图8是沿字线撷取的存储器阵列剖面，显示出n-型磷的注入。

图9绘示在存储器阵列的一剖面中，n型磷浓度分布的模拟图。

图10是沿字线撷取的存储器阵列剖面图，绘示n型砷的深注入(deep implantation)。