[发明专利]一种板卡装置

权利要求书

1.一种板卡装置，其特征在于，所述板卡装置具体包括：现场可编程门阵列FPGA芯片和处理器，所述FPGA芯片具体包括通用输入输出GPIO控制寄存器和GPIO管脚，所述处理器具体包括外设接口；其中：

所述处理器通过所述外设接口与所述FPGA芯片内部的所述GPIO控制寄存器连接，且所述处理器通过所述外设接口控制所述GPIO控制寄存器；

所述GPIO控制寄存器与所述GPIO管脚连接，且所述GPIO控制寄存器控制所述GPIO管脚输出高电平或者低电平，和/或，读写指定状态；

FPGA芯片内部的GPIO控制寄存器通过GPIO管脚与FPGA芯片内部的JTAG接口连接；

所述处理器通过所述GPIO控制寄存器，完成JTAG接口时序的模拟；

所述外设接口的接口速率满足所述FPGA芯片对下载程序的速率要求。

2.如权利要求1所述的板卡装置，其特征在于，所述外设接口具体包括：短管脚计数总线LPC接口、并行数据总线接口、并行地址总线接口。

3.如权利要求1所述的板卡装置，其特征在于，所述GPIO管脚具体包括第一GPIO子管脚，且所述第一GPIO子管脚用于连接FPGA程序加载控制信号；其中，所述FPGA程序加载控制信号的低脉冲能够触发所述FPGA芯片重新从配置芯片加载程序，并使在线下载更新后的固件程序生效。

4.如权利要求3所述的板卡装置，其特征在于，当偏移地址为第一偏移地址时，所述GPIO控制寄存器的类型为读或写类型，且所述处理器输出的比特0能够控制所述FPGA程序加载控制信号进行FPGA程序加载。

5.如权利要求1所述的板卡装置，其特征在于，所述FPGA芯片还具体包括联合测试行为组织JTAG接口；所述GPIO管脚还具体包括第二GPIO子管脚、第三GPIO子管脚、第四GPIO子管脚、第五GPIO子管脚；

所述第二GPIO子管脚用于连接所述JTAG接口的测试时钟TCK信号，所述第三GPIO子管脚用于连接所述JTAG接口的测试模式选择TMS信号，所述第四GPIO子管脚用于连接所述JTAG接口的测试数据输入TDI信号，所述第五GPIO子管脚用于连接所述JTAG接口的测试数据输出TDO信号。

6.如权利要求5所述的板卡装置，其特征在于，

当偏移地址为第二偏移地址时，所述GPIO控制寄存器的类型为读或写类型，且所述处理器输出的比特0能够控制所述TCK信号输出电平；

当偏移地址为第三偏移地址时，所述GPIO控制寄存器的类型为读或写类型，且所述处理器输出的比特0能够控制所述TMS信号输出电平；

当偏移地址为第四偏移地址时，所述GPIO控制寄存器的类型为读或写类型，且所述处理器输出的比特0能够控制所述TDI信号输出电平；

当偏移地址为第五偏移地址时，所述GPIO控制寄存器的类型为读类型，且所述处理器输出的比特0能够表示所述TDO信号输入电平。

7.如权利要求1或5或6所述的板卡装置，其特征在于，

所述板卡装置还具体包括：多路选择电路MUX和JTAG插座；其中，所述GPIO管脚与所述MUX连接，所述JTAG插座与所述MUX连接；

在调试模式下，所述MUX断开所述MUX与所述GPIO管脚之间的连接，保持所述MUX与所述JTAG插座之间的连接，以使用下载线缆进行程序的下载更新；在正常模式下，所述MUX断开所述MUX与所述JTAG插座之间的连接，保持所述MUX与所述GPIO管脚之间的连接，以使能在线下载功能。

8.如权利要求7所述的板卡装置，其特征在于，

所述MUX在接收到判决信号时，确定工作模式为调试模式；或者，所述MUX在未接收到所述判决信号时，确定工作模式为正常模式；或者，

所述MUX在接收到判决信号时，确定工作模式为正常模式；或者，所述MUX在未接收到所述判决信号时，确定工作模式为调试模式。