[发明专利]静态随机存储器

说明书

本发明公开了一种静态随机存储器。其中，该静态随机存储器包括：第一反相器和第二反相器，第一反相器的输出端连接至第二反相器的输入端，第一反相器的输入端连接至第二反相器的输出端；第一NMOS晶体管，分别与第一反相器的输入端、第二反相器的输出端、写字线和写位线连接，用于控制写信号的选通；第二NMOS晶体管，分别与第一反相器的输出端、第二反相器的输入端、读字线和内线连接，用于控制读信号的选通。本发明解决了现有技术中的基于6T单元的SRAM的读静态噪声容限较低的技术问题，达到了提高基于6T单元的SRAM的读静态噪声容限的技术效果。

技术领域

本发明涉及半导体领域，具体而言，涉及一种静态随机存储器。

背景技术

目前，如图1所示，现有技术中静态存储器往往无法明确区分控制读与写的操作，此外，在一定的静态噪声容限的前提下，现有的技术需要多个晶体管组合实现，这样不仅影响读与写的速率，而且提高成本。

针对上述的问题，目前尚未提出有效的解决方案。

发明内容

本发明实施例提供了一种静态随机存储器，以至少解决现有技术中的基于6T单元的SRAM的读静态噪声容限较低的技术问题。

根据本发明实施例的一个方面，提供了一种静态随机存储器，包括：多个单元，其中，每个单元包括：第一反相器和第二反相器，第一反相器的输出端连接至第二反相器的输入端，第一反相器的输入端连接至第二反相器的输出端；第一NMOS晶体管，分别与第一反相器的输入端、第二反相器的输出端、写字线和写位线连接，用于控制写信号的选通；第二NMOS晶体管，分别与第一反相器的输出端、第二反相器的输入端、读字线和内线连接，用于控制读信号的选通。

可选地，第一反相器包括第一PMOS晶体管和第三NMOS晶体管；第二反相器包括第二PMOS晶体管和第四NMOS晶体管；其中，第一PMOS晶体管和第二PMOS晶体管均被上拉至与电源端连接；第三NMOS晶体管和第四NMOS晶体管均被下拉至与接地端连接。

可选地，第一NMOS晶体管的栅极与写字线连接，第一NMOS晶体管的漏极与写位线连接，第一NMOS晶体管的源极与第一PMOS晶体管的漏极、第三NMOS晶体管的漏极、第二PMOS晶体管的栅极和第四NMOS晶体管的栅极连接。

可选地，第二NMOS晶体管的栅极与读字线连接，第二NMOS晶体管的漏极与内线连接，第二NMOS晶体管的源极与第一PMOS晶体管的栅极、第三NMOS晶体管的栅极、第二PMOS晶体管的漏极和第四NMOS晶体管的漏极连接。

可选地，第三NMOS晶体管和第四NMOS晶体管的宽度可与第一NMOS晶体管的宽度相同。

可选地，第三NMOS晶体管和第四NMOS晶体管的宽度可与第二NMOS晶体管的宽度相同。

可选地，第一PMOS晶体管的源极和第二PMOS晶体管的源极均连接至电源端，第一PMOS晶体管的栅极与第三NMOS晶体管的栅极连接，第二PMOS晶体管的栅极与四NMOS晶体管的栅极连接，第三NMOS晶体管的源极和第四NMOS晶体管的源极均连接至接地端。

可选地，多个单元中的第i个单元中的第一NMOS晶体管的栅极连接至第i条写字线，第i个单元中的第一NMOS晶体管的漏极连接至第j条写位线；第i个单元中的第二NMOS晶体管的栅极连接至第i条读字线，第i个单元中的第二NMOS晶体管的漏极连接至第j条内线。

可选地，第j条内线通过第五NMOS晶体管连接至第j条读位线，其中，第五NMOS晶体管用于控制一列单元的读信号的选通。

可选地，第j条内线与第五NMOS晶体管的栅极连接，第五NMOS晶体管的漏极与第j条读位线连接，第五NMOS晶体管的源极接地或接高电位。