[发明专利]一种E1误码仪系统

说明书

本发明介绍了一种E1误码仪系统。将实现E1误码仪功能的模块和方法集成到E1设备中，通过web界面显示测试结果，以及设置误码仪的工作参数等。其中，上行链路上，E1信号生成模块主要是完成E1信号生成发送到E1信号接口。下行链路上，本地序列同步模块接收E1信号后根据帧头进行E1信号的同步检测；序列比较及误码统计模块将同步的E1信号与原来的E1信号进行误码和告警检测，将检测的误码和告警等信号通过CPU与web的处理显示到网页上。通过此方法实现的误码仪装置，不需要使用外围硬件电路，减少了设计的复杂度，同时可以使工程和批量生产提高工作效率，降低成本。

技术领域

本发明涉及一种E1误码仪系统，将实现E1误码仪功能的模块和方法集成到E1设备中，通过web界面显示测试结果，以及设置误码仪的工作参数等。主要应用于通信领域。

背景技术

伴随着Internet的迅速发展，在下一代网络中, 以数据包为基本单元进行网络数据传输和交换的方式将占据统治地位。但是现存的服务于PSTN公共语音通信业务的PDH网络提供的E1电路还将会长期存在。

在数字通信系统的性能测试中，通常使用E1误码分析仪对E1的误码性能进行测量。它虽然具有简单易用、测试内容丰富、误码测试结果直观、准确等优点，但是，E1误码分析仪价格昂贵，不易与某些系统接口适配，通常需要另加外部辅助长线驱动电路。在进行含E1业务的设备大批量生产时，如果直接使用误码仪则需要消耗大量成本、浪费资源，而且在工程使用时，长期携带误码仪也会十分不方便。目前通信系统中大量采用FPGA/ASIC作为系统的核心控制器件，将物理层上的各种协议层的功能集中在FPGA/ASIC内部实现，不仅提高了通信系统的集成度，同时也减少了硬件和软件的设计复杂度。

发明内容

为了解决上述问题，本发明将E1误码测试功能集成在E1设备中，通过web界面显示测试结果，以及设置误码仪的工作参数等，无需安装软件，方便查看测试结果，减少设备投资成本，提高工作效率。

本发明提出了一种E1误码仪系统。充分使用现有的E1设备硬件资源，实现E1的告警类型（主要的告警类型有帧丢失，AIS，图案失步，帧失步，误码及帧计数）及误码检测，提高批量生产和工程的工作效率，使工程开通和排查问题时更加方便。

实现本发明的技术方案如下：

一种E1误码仪系统，包括FPGA、CPU、web及显示模块；web及显示模块包括连接在一起的web模块和显示模块；CPU分别与FPGA、web模块双向数据连接；所述FPGA包括E1信号生成模块、本地序列同步模块、序列比较及误码统计模块；E1信号生成模块与本地序列同步模块通过E1信号接口连接，序列比较及误码统计模块分别与本地序列同步模块、CPU连接；web模块：发送控制命令到CPU，CPU接收到控制命令后，通过总线发送到FPGA，FPGA中的各模块根据接收到的控制命令执行相应的动作；

E1信号生成模块：生成256bitE1信号，前8bit作为E1帧头，后面248bit由m序列产生；

本地序列同步模块：进行帧头同步检测，奇偶帧头各连续检测3帧；对同步和失步的帧总数进行统计之后通过总线发送至CPU，同时将同步之后的E1信号输出到序列比较及误码统计模块进行检测；

序列比较及误码统计模块：将本地序列同步模块输入的同步E1信号与原始E1信号进行比较，判断误码的个数以及告警类型；将检测到的告警误码以及统计的帧数通过总线输出至CPU；CPU通过总线接收到误码和告警数据，再将误码和告警组成消息帧的格式，通过共享存储将数据更新，供web及显示模块进行实时查询；

显示模块：将查询到的值显示到网页上，实现web显示功能。

所述E1信号生成模块通过15级扰码器随机产生E1信号。