[发明专利]一种E1误码仪系统

权利要求书

1.一种E1误码仪系统，其特征在于：包括FPGA、CPU、web及显示模块；web及显示模块包括web模块和显示模块；CPU分别与FPGA、web模块双向数据连接；所述FPGA包括E1信号生成模块、本地序列同步模块、序列比较及误码统计模块；E1信号生成模块与本地序列同步模块通过E1信号接口连接，序列比较及误码统计模块分别与本地序列同步模块、CPU连接；

web模块：发送控制命令到CPU，CPU接收到控制命令后，通过总线发送到FPGA，FPGA中的各模块根据接收到的控制命令执行相应的动作；

E1信号生成模块：生成256bitE1信号，前8bit作为E1帧头，后面248bit由m序列产生；

本地序列同步模块：进行帧头同步检测，奇偶帧头各连续检测3帧；对同步和失步的帧总数进行统计之后通过总线发送至CPU，同时将同步之后的E1信号输出到序列比较及误码统计模块进行检测；

序列比较及误码统计模块：将本地序列同步模块输入的同步E1信号与原始E1信号进行比较，判断误码的个数以及告警类型；将检测到的告警误码以及统计的帧数通过总线输出至CPU；CPU通过总线接收到误码和告警数据，再将误码和告警组成消息帧的格式，通过共享存储将数据更新，供web及显示模块进行实时查询；

显示模块：将查询到的值显示到网页上，实现web显示功能；

所述E1信号生成模块通过15级扰码器随机产生E1信号。

2.根据权利要求1所述的一种E1误码仪系统，其特征在于：所述的本地序列同步模块，由于E1帧是奇偶帧交替传输的，所以在进行帧头检测时，要连续进行6帧检测—6种同步状态检测，直到6次都检测到同步则认为接收到的E1帧是帧同步的，否则为失步，对每帧进行帧头同步检测的具体过程为：

帧头同步检测分为6种状态进行检测；在进行检测有无误码时都是对E1的帧头进行检测，从而判断是为失步还是同步；

在A同步状态，检测是否同步，如果检测有误码则认为不同步，则进入到B同步保护状态，如果检测无误码继续在A同步状态进行检测；

在B同步保护状态，如果检测无误码则认为同步，则进入A同步状态，继续进行A同步状态检测；在检测到有误码则进入C同步保护状态；

在C同步保护状态，如果检测无误码则认为同步，继续进行A同步状态检测；如果检测到有误码则跳转到D失步状态；

在D失步状态，进行检测以及校验，如有误码则认为是失步，此时判断为帧失步；如果在帧失步状态检测到帧无误码则跳到E搜索检验状态；

在E搜索检验状态，如果有误码则跳转到D失步状态，判定为帧失步；如果检测无误码则进入F搜索检验状态；

在F搜索检验状态，如果检验有误码则跳转到D失步状态，判定为帧失步；

如果检验无误码则为帧同步，则进入A同步状态，判定为帧同步。

3.根据权利要求1所述的一种E1误码仪系统，其特征在于：所述E1信号生成模块生成E1信号的具体过程为：

根据标准E1信号的要求，在复帧结构中有奇偶之分，偶帧第一个时隙传输帧同步码，为“10011011”；奇帧第一个时隙传输对告码，为“11111111”，本模块按照E1标准信号产生奇偶帧的第一个时隙作为帧头，之后的248bit数据部分由m序列产生；

利用m序列产生数据，取出奇偶部分的数据；使用的时钟为锁相环生成的2.048M的时钟，在检测到系统复位信号拉高时开始进行计数，在计数开始的时候产生偶帧的帧头，之后为生成E1信号的偶帧部分，同时产生偶帧的标志；发送完成偶帧之后产生奇帧的帧头，接着是利用m序列生成的数据作为E1信号的奇帧发送，同时产生奇帧的标志；然后通过奇偶标志信号将数据以奇偶帧的形式交替发送到E1信号接口。

4.根据权利要求1所述的一种E1误码仪系统，其特征在于：所述本地序列同步模块的具体工作过程包括：

接收E1信号接口发送的E1信号和时钟，采用高倍时钟对接口信号的时钟进行采样，将E1信号写入FIFO，在E1接口时钟上升沿的时候产生FIFO的写使能；FIFO的读使能通过FIFO中存储的E1信号个数和读空标志产生，将数据输出之后进行串并转换；将串并转换之后的数据通过状态机对帧头进行奇偶帧校验同时产生奇偶标志，将检测到的奇偶标志发送到序列比较及误码统计模块；同时对接收到的E1数据进行帧同步和失步校验；对检测到的同步帧数进行统计将统计到的帧数发送到总线至CPU；并记录当前和历史帧失步的标志发送到总线至CPU；将同步的E1信号发送至序列比较及误码统计模块。