[发明专利]一种时钟切换装置

说明书

技术领域

本发明涉及通信领域，特别是涉及一种时钟切换装置。

背景技术

时钟管理历来就是芯片开发设计的关键，是整个芯片稳定工作的基础。一个好的时钟管理方法不仅可以提高整个芯片的运行速度而且可以控制芯片的瞬态功耗，使其功耗曲线趋于平滑，增加芯片工作的安全性和稳定性。传统的时钟切换方式有两种方案，方案一是直接切换时钟频率到目标时钟频率，这样的方案很容易造成芯片由于瞬态功耗变化过大、过快而造成的掉电复位异常。方案二是由软件逐步切换时钟频率到目标时钟频率，但是这种方式使得时钟切换所花销的时间成本数倍的增加。

图1所示是一种示例性的时钟切换装置，包括时钟切换电路、和时钟配置寄存器，频率从高到低的4个时钟信号Clk0、Clk1、Clk2和Clk3输入时钟切换电路，时钟切换电路根据时钟配置寄存器中时钟选择参数ClkSel的值从Clk0、Clk1、Clk2和Clk3中选择一个作为输出的时钟信号Clk_out。其中，Clk0、Clk1、Clk2和Clk3可以由外部提供，也可以由一分频电路对原始时钟信号分频得到。

基于以上电路，如采用方案一进行时钟频率切换，其操作：为通过软件对时钟配置寄存器中的时钟选择参数进行如下配置：clkSel[1:0]＝2’b00-->>2’b11，使输出的时钟信号Clk_out直接从低频时钟Clk3切换到高频时钟Clk0，这种方式使得芯片在两个clk时间内由较低功耗的状态突然变化到一个较高功耗的状态，很容易造成芯片由于瞬态功耗变化过大、过快而造成的掉电复位异常。

基于以上电路，如采用方案二进行时钟频率切换，其操作为：通过软件对时钟配置寄存器中的时钟选择参数进行如下配置:clk_Sel[1:0]＝2’b00-->>2’b01-->>2’b10-->>2’b11，即通过软件逐步配置clk_Sel[1:0]，达到由高频到低频逐步切换输出的时钟频率。这种方式由于需要通过CPU4次配置时钟配置寄存器的时钟选择参数clk_Sel[1:0]，使得时钟频率切换所花销的时间成倍增加，切换速度缓慢，而且软件操作较为复杂。

发明内容

本发明要解决的技术问题是提供一种可以实现快速、平滑切换的时钟切换装置。

为了解决上述技术问题，本发明提供了一种时钟切换装置，包括：切换控制电路和时钟切换电路，其中：

所述切换控制电路，用于在时钟切换使能信号有效时，依序生成N个时钟选择信号并输出到时钟切换电路；

所述时钟切换电路，用于根据所述依序生成的N个时钟选择信号，从输入的N个不同频率的时钟信号中依序选择一个时钟信号输出；

其中，所述N个时钟选择信号生成的顺序使得所述时钟切换电路选择输出的时钟信号的频率从高到低或者从低到高依次变化，N≥3。

进一步地，上述方法还具有下面特点：

所述切换控制电路依序生成N个时钟选择信号，包括：通过对基础时钟计数来依序生成所述N个时钟选择信号，其中，所述基础时钟为固定频率的时钟信号、或所述时钟切换电路输出的时钟信号，或所述时钟切换电路输出的时钟信号的分频信号。进一步地，上述方法还具有下面特点：

所述时钟切换使能信号包括外部升频使能信号，所述基础时钟包括升频基础时钟；

所述切换控制电路包括升频控制子电路，所述升频控制子电路包括：升频使能单元、升频比较单元和升频计数单元，其中：

所述升频使能单元，用于至少在所述外部升频使能信号和内部升频使能信号均有效时，向所述升频计数单元输出有效的升频使能信号；

所述升频计数单元，用于在升频使能信号有效时，基于所述升频基础时钟进行递增计数或递减计数，得到N个计数值输出到所述升频比较单元，并将所述N个计数值作为所述依序生成的N个时钟选择信号输出到所述时钟切换电路，使所述时钟切换电路选择输出的时钟信号的频率从低到高依次变化；

所述升频比较单元，用于在所述升频计数单元递增计数时，比较所述计数值和配置的时钟选择信号的最大值，如所述计数值小于所述最大值，输出有效的内部升频使能信号；或者，用于在所述升频计数单元递减计数时，比较所述计数值和配置的时钟选择信号的最小值，如所述计数值大于所述最小值，输出有效的内部升频使能信号。

进一步地，上述方法还具有下面特点：

所述升频控制子电路还包括：升频分频单元，用于根据设置的升频分频倍数对所述时钟切换电路输出的时钟信号进行分频，得到的分频信号作为分频升频使能信号输出到所述升频使能单元；