[发明专利]三维半导体器件及其制造方法

说明书

技术领域

本发明涉及一种半导体器件及其制造方法，特别是涉及一种三维半导体存储器件及其制造方法。

背景技术

为了改善存储器件的密度，业界已经广泛致力于研发减小二维布置的存储器单元的尺寸的方法。随着二维(2D)存储器件的存储器单元尺寸持续缩减，信号冲突和干扰会显著增大，以至于难以执行多电平单元(MLC)操作。为了克服2D存储器件的限制，业界已经研发了具有三维(3D)结构的存储器件，通过将存储器单元三维地布置在衬底之上来提高集成密度。

具体地，可以首先在衬底上沉积多层叠层结构(例如氧化物和氮化物交替的多个ONO结构)；通过各向异性的刻蚀工艺对衬底上多层叠层结构刻蚀而形成沿着存储器单元字线(WL)延伸方向分布、垂直于衬底表面的多个沟道通孔(可直达衬底表面或者具有一定过刻蚀)；在沟道通孔中沉积多晶硅等材料形成柱状沟道；沿着WL方向刻蚀多层叠层结构形成直达衬底的沟槽，露出包围在柱状沟道周围的多层叠层；湿法去除叠层中的某一类型材料(例如热磷酸去除氮化硅，或HF去除氧化硅)，在柱状沟道周围留下横向分布的突起结构；在沟槽中突起结构的侧壁沉积栅极介质层(例如高k介质材料)以及栅极导电层(例如Ti、W、Cu、Mo等)形成栅极堆叠；垂直各向异性刻蚀去除突起侧平面之外的栅极堆叠，直至露出突起侧面的栅极介质层；刻蚀叠层结构形成源漏接触并完成后端制造工艺。此时，叠层结构在柱状沟道侧壁留下的一部分突起形成了栅电极之间的隔离层，而留下的栅极堆叠夹设在多个隔离层之间作为控制电极。当向栅极施加电压时，栅极的边缘电场会使得例如多晶硅材料的柱状沟道侧壁上感应形成源漏区，由此构成多个串并联的MOSFET构成的门阵列而记录所存储的逻辑状态。

其中，为了将单元区多个串并联MOSFET信号引出，在柱状沟道顶部沉积填充多晶硅材料形成漏区，并形成与漏区电连接的金属接触塞以进一步电连接至上方的位线(bit-line，BL)。此外，在多个垂直柱状沟道之间衬底中形成带有金属硅化物接触的共用源区。在单元导通状态下，电流从共用源区流向周围的垂直沟道区，并在控制栅极(与字线WL相连)施加的控制电压作用下向上穿过垂直沟道中感应生成的多个源漏区，通过沟道顶部的漏区而进一步流向上方的位线。然而，由于多晶硅垂直沟道中存储串数目较多，例如通常为14个堆叠的MOSFET结构，开关态电流以及电流比均较小，使得读取电流较小、读取速度较低，无法适用于高密度、高速存储单元。

发明内容

由上所述，本发明的目的在于克服上述技术困难，提出一种创新性三维半导体存储器件及其制造方法。

为此，本发明一方面提供了一种三维半导体器件，包括多个存储单元，所述多个存储单元的每一个包括：沟道层，沿垂直于衬底表面的方向分布；多个层间绝缘层与多个栅极导电层，沿着所述沟道层的侧壁交替层叠；栅极介质层，位于所述多个层间绝缘层与所述沟道层的侧壁之间；漏极，位于所述沟道层的顶部；以及源极，位于所述多个存储单元的相邻两个存储单元之间的衬底中；在所述多个存储单元的每一个周围，进一步包括多个第二栅极介质层和多个第二沟道层。

其中，所述沟道层和/或第二沟道层的平行于衬底表面的截面形状包括选自矩形、方形、菱形、圆形、半圆形、椭圆形、三角形、五边形、五角形、六边形、八边形及其组合的几何形状，以及包括选自所述几何形状演化得到的实心几何图形、空心环状几何图形、或者空心环状外围层与绝缘层中心的组合图形。

其中，所述栅极介质层进一步包括隧穿层、存储层、阻挡层。

其中，所述栅极介质层与所述栅极导电层之间还包括氮化物的阻挡层。

其中，所述第二沟道层与所述沟道层材质相同或者不同。

其中，所述源极、沟道层与漏极构成第一电流通道，所述源极、第二沟道层以及位于第二沟道层顶部的第二漏极构成多个第二电流通道。

本发明还提供了一种三维半导体器件的制造方法，包括步骤：在存储单元区的衬底上形成第一材料层与第二材料层的堆叠结构；刻蚀所述堆叠结构形成多个孔槽；在所述多个孔槽中形成栅极介质层和沟道层；填充所述沟道层顶部形成漏极；选择性刻蚀去除第二材料层，留下多个横向的凹槽以及暴露衬底的垂直沟槽；在所述凹槽中形成栅极导电层；在所述垂直沟槽底部的衬底中形成源极；在所述垂直沟槽中，在所述多个第一材料层之间、所述源极上形成多个第二栅极介质层和第二沟道层。

其中，所述栅极介质层进一步包括隧穿层、存储层、阻挡层。

其中，所述栅极介质层与所述栅极导电层之间还包括氮化物的阻挡层。