[发明专利]一种半导体器件及其制备方法、电子装置在审
| 申请号: | 201410203092.3 | 申请日: | 2014-05-14 |
| 公开(公告)号: | CN105097433A | 公开(公告)日: | 2015-11-25 |
| 发明(设计)人: | 倪梁;汪新学;伏广才 | 申请(专利权)人: | 中芯国际集成电路制造(上海)有限公司 |
| 主分类号: | H01L21/02 | 分类号: | H01L21/02;H01L21/027 |
| 代理公司: | 北京市磐华律师事务所 11336 | 代理人: | 高伟;冯永贞 |
| 地址: | 201203 *** | 国省代码: | 上海;31 |
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| 摘要: | |||
| 搜索关键词: | 一种 半导体器件 及其 制备 方法 电子 装置 | ||
本发明涉及一种半导体器件及其制备方法、电子装置,所述方法包括:提供基底,在所述基底上形成具有第一斜面的凸起,所述第一斜面与水平面形成的锐角为50‑60°;在所述凸起上沉积薄膜层,以在所述第一斜面上形成第二斜面,所述第二斜面与水平面形成的锐角为30‑40°。本发明的优点在于:(1)本发明突破了现有技术中50‑60°斜面的限制,制备得到坡度更缓的斜面。(2)本发明所述方法制备得到斜面通过沉积方法,相对于蚀刻得到的斜面其表面粗糙性能得到极大改善,有利于后续工艺,进一步提高半导体器件的性能。
技术领域
本发明涉及半导体领域,具体地,本发明涉及一种半导体器件及其制备方法、电子装置。
背景技术
在半导体领域,多功能设备越来越受到消费者的喜爱,相比于功能简单的设备,多功能设备制作过程将更加复杂,比如需要在电路版上集成多个不同功能的芯片,因而出现了3D集成电路(integrated circuit,IC)技术,3D集成电路(integrated circuit,IC)被定义为一种系统级集成结构,将多个芯片在垂直方向堆叠,从而节省空间。
在3D集成电路中通常会在斜面上进行图案化,以形成各种图案,在该图案化步骤中通常选用梯度较缓(mild gradient)的斜面,例如所述斜面与水平面形成的锐角为30-40°,但是目前制备斜面的方法大都存在角度不够准确的问题,很难通过常规的蚀刻方法得到30-40°斜面,例如通过常规干法蚀刻的方法制备得到的斜面与水平面形成的锐角为50°左右,而且制备得到的斜面轮廓粗糙,不利于后续工艺。
因此,需要对斜面的制备方法作进一步的改进,以便消除上述多个弊端。
发明内容
在发明内容部分中引入了一系列简化形式的概念,这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征,更不意味着试图确定所要求保护的技术方案的保护范围。
本发明提供了一种半导体器件的制备方法,包括:
提供基底,在所述基底上形成具有第一斜面的凸起,所述第一斜面与水平面形成的锐角为50-60°;
在所述凸起上沉积薄膜层,以在所述第一斜面上形成第二斜面,所述第二斜面与水平面形成的锐角为30-40°。
可选地,所述基底包括依次形成的半导体衬底和氧化物层;
图案化所述氧化物层,以在所述氧化物层中形成具有所述第一斜面的所述凸起,所述凸起呈上窄下宽的锥形;
在所述氧化物层上沉积所述薄膜层,以在所述第一斜面上形成坡度缓和的所述第二斜面。
可选地,图案化所述氧化物层的方法包括:
在所述氧化物层上形成图案化的掩膜层,所述掩膜层中形成有条状图案;
以所述掩膜层为掩膜干法蚀刻所述氧化物层,形成所述凸起;
去除所述掩膜层。
可选地,所述基底包括依次形成的半导体衬底和氧化物层;
在所述氧化物层上形成条状图案;
以所述氧化物层为掩膜湿法蚀刻所述半导体衬底,以在所述半导体衬底中形成具有第一斜面的所述凸起,所述凸起呈上窄下宽的锥形;
去除所述氧化物层,以露出所述半导体衬底;
在所述半导体衬底上沉积所述薄膜层,以在所述第一斜面上形成坡度缓和的所述第二斜面。
可选地,选用TAMH蚀刻所述半导体衬底,以形成所述凸起。
可选地,在所述氧化物层上形成条状图案的方法包括:
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