[发明专利]结势垒肖特基二极管及其制造方法

说明书

技术领域

本发明涉及一种半导体器件及半导体制造领域，尤其涉及一种结势垒肖特基(JBS)二极管及其制造方法。

背景技术

随着电力电子和智能电网行业的发展，对大功率半导体器件的性能指标要求越来越高。

结势垒肖特基二极管(Junction Barrier SBD，JBS)是一种利用反偏PN结的空间电荷区为肖特基势垒承受较高的反向偏压，而且避免肖特基势垒的降低以保持较低正向压降的复合结构型器件。JBS二极管结合了PiN二极管和肖特基势垒SBD二者的优势，具有小开启电压、低反向漏电流、高击穿电压和高开关速度等特性，因此在高压大功率领域具有广阔的应用前景。

图1为传统JBS二极管的剖面图。JBS是在普通能量SBD的漂移区集成的多个梳状的P-N结栅。当器件零偏或正偏时，结栅相邻P区之间的电流通道需要保证不被夹断，从而允许由栅间电流通道流过的正向电流从阳极流到阴极；在反偏时，当器件的反向偏压超过一定电压时，相邻的P-N结栅耗尽区会开始交迭，进而造成耗尽层穿通。由于这一现象在沟道中会形成势垒，并使耗尽层向N+衬底扩展。因此，肖特基势垒受外加电压的影响被势垒所屏蔽，能够防止肖特基势垒降低的现象发生。

当JBS二极管正向偏置时，其中的PN结也进入正偏状态，但SBD的开启电压比PN结低，正向电流将通过肖特基势垒接触而经由PN结之间的SBD通道，所以PN结的底部是电流的“死区”，这相当于在SBD的等效电路中增加了一个串联电阻。而且，“死区”越宽，则该串联电阻越大，“死区”的面积越大，则该串联电阻也越大，那么容易理解，在同等的有源区面积下，P型掺杂区的面积越大，就会导致整个器件的等效电路的电阻值也越大，相同电压所对应的电流更小。

目前有源区的P型掺杂区分布的主流结构包括条形分布结构。但这种分布都没有充分利用耗尽层(反向阻断模式下)在三维方向上延伸这一特性，(这二者主要是在平面二维方向上的延伸)，对JBS器件的正向性能产生影响。

因此，如何充分利用耗尽层在三维方向的延伸能力，进一步优化JBS二极管性能，乃业界所致力的课题之一。

发明内容

本发明所要解决的技术问题之一是需要提供一种充分利用耗尽层在三维方向的延伸能力，性能优化的结势垒肖特基二极管。

为了解决上述技术问题，本发明提供了一种结势垒肖特基二极管，包括由N型半导体构成的有源区，所述有源区内设置有断点环形结构的P型掺杂区。

在一个实施例中，结势垒肖特基二极管还包括结终端部分，所述结终端部分为场限环、结终端或场板。

根据本发明的另一方面，还提供了一种结势垒肖特基二极管的制造方法，包括：提供N型半导体衬底，在所述N型半导体衬底的第一表面上生成N型外延层；在所述N型外延层的设定区域上进行对准标记的制作、光刻图案化后，执行多次的离子注入形成断点环形结构的P型掺杂区；在设定区域的外缘区制作结终端；在所述N型半导体衬底的第二表面上形成阴极欧姆接触，在设定区域的上部形成阳极金属接触；在所述N型半导体衬底的第一表面上形成钝化层。

与现有技术相比，本发明的一个或多个实施例可以具有如下优点：

本发明采用断点环形P型掺杂区，在充分利用耗尽层(反向阻断模式下)在三维方向的延伸能力的前提下，能够增加器件的电流有效导通面积。在有源区面积相等的情况下，本发明所提出的新型结构及分布能够改善器件的性能。在同等电流级别下，新型结构器件的芯片面积可以更小，这样可有效减小芯片面积，降低芯片成本。

本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。

附图说明

附图用来提供对本发明的进一步理解，并且构成说明书的一部分，与本发明的实施例共同用于解释本发明，并不构成对本发明的限制。在附图中：

图1是传统JBS二极管结构的剖面示意图；

图2是根据本发明一实施例的JBS二级管中P型掺杂区的局部分布图；

图3是根据本发明一实施例的JBS二极管制造方法的流程示意图；

图4是根据本发明一示例的制造方法中“外延生长”步骤的示意图；

图5(a)、(b)是根据本发明一示例的制造方法中“主结制造”步骤的示意图；

图6(a)、(b)是根据本发明一示例的制造方法中“JTE制作”步骤的示意图；