[发明专利]一种用于芯片ESD保护的抗噪声结构

说明书

技术领域

本发明涉及电子技术领域，具体的说是涉及一种用于静电泄放(ElectroStatic Discharge，简称为ESD)保护技术；更确切的说是一种通过对LVTSCR(即：低电压触发可控硅整流器)并联抗噪声环路，从而使芯片在上电后免于噪声干扰的新型ESD保护结构。

背景技术

静电放电是一种古老而又普遍的现象，人们在日常生活中随时可能遇到静电。虽然静电对人体基本没有太大的危害，但是对于脆弱的集成电路芯片来讲其危害却是致命的。它可会瞬间产生很大的电流，对集成电路芯片内部造成很大损害。据统计，半导体制造业每年因静电泄放所造成的经济损失达数十亿美元。因此，ESD防护设计，也成为了集成电路设计中不可缺失的环节。

噪声电压是一种高于正常工作电压的脉冲信号。虽然噪声并不会对芯片造成像ESD那样的损害，但噪声干扰却是ESD设计时必须考虑的因素。因为在数字集成电路大规模集成的今天，电路内部任何一个信号的错误都会造成无法预测的损失。若ESD保护器件设计不合理，则有可能发生如图1所示的信号干扰，其后果无法估量。再者，若保护电源到地的ESD器件维持电压(如图2所示)不够，那么一个噪声脉冲若将ESD器件误触发，那么电源与地间将直接发生闩锁效应(Latch-up)使芯片失效。而ESD器件的抗静电放电能力与抗噪声能力却是矛盾的，这为ESD保护器件的设计带来了很大难度。

发明内容

本发明所要解决的，就是提出一种即可为芯片上电工作前提供足够ESD保护，又能在芯片工作以后，有很强的抗噪声能力的新结构。

本发明解决上述技术问题所采用的技术方案是：一种用于芯片ESD保护的抗噪声结构，如图3所示，包括P型衬底1、位于P型衬底1上层的埋氧层34和位于埋氧层34上层的P型外延层03；其中，P型外延层03中部纵向设置有第一隔离槽33将P型外延层03隔离为两个部分；第一隔离槽33一侧的P型外延层03中设置有第一N阱02、第一N+区24、第一P+区13、第二N+区25、第三N+区26和第二P+区14；第一N阱02位于P型外延层03的上层，其一侧与第一隔离槽33连接；第一N+区24与第一P+区13侧面相连接并位于第一N阱02上层，第一N+区24的一侧与第一隔离槽33连接；第二N+区25位于第一N阱02上层远离第一P+区13的一端；第一P+区13与第二N+区25之间的第一N阱02上表面设置有厚氧层32；第三N+区26和第二P+区14侧面相连接并位于P型外延层03上层远离第一N阱02的一端；第三N+区26与第二N+区25之间的P型外延层03的上表面设置有第一栅氧层42，第一栅氧层42的上层设置有第一多晶硅栅52；第二P+区14、第三N+区26和第一多晶硅栅52通过金属线相连作为阴极；

第一隔离槽33另一侧的P型外延层03的中部纵向设置有第二隔离槽31将第一隔离槽33另一侧的P型外延层03隔离为两个部分；第一隔离槽33与第二隔离槽31之间的P型外延层03中设置有第二N阱04，第二N阱04位于P型外延层03上层，其侧面分别与第一隔离槽33和第二隔离槽31连接，其上层设置有侧面相连接的第三P+区12和第四N+区23；第三P+区12的另一侧面与第二隔离槽31连接，第四N+区23的另一侧面与第一隔离槽33连接；第四N+区23、第一N+区24与第一P+区13通过金属线连接作为阳极；第二隔离槽31另一侧的P型外延层03的上层设置有第五N+区22、第四P+区11与第五N+区21；第五N+区22的一侧与第二隔离槽31连接；第五N+区22与第五N+区21通过金属线连接；第四P+区11与第五N+区21侧面相连，其表面通过金属线连接作为阴极；第五N+区21与第五N+区22之间的P型外延层03的上表面设置有第二栅氧层41，第二栅氧层41的上层设置有第二多晶硅栅51。

具体的，第一隔离槽33一侧的P型外延层03中纵向设置有第三隔离槽34将第一隔离槽33一侧的P型外延层03隔离为两个部分；第一隔离槽33与第三隔离槽34之间的P型外延层03上层设置有第三N阱05；第三N阱05上层设置有第五P+区15和第六N+区27，第五P+区15的一侧与第一隔离槽33连接，第六N+区27的一侧与第三隔离槽34连接，第五P+区15与第六N+区27之间的P型外延层03上表面设置有厚氧层35；第四N+区23与第五P+区15通过金属线连接；第一N阱02和第一N+区24与第三隔离槽34的侧面连接，第六N+区27、第一N+区24与第一P+区13通过金属线连接。