[发明专利]一种LDPC码校验节点更新方法及系统

说明书

技术领域

本发明涉及一种数字通信更新方法。更具体地，涉及一种LDPC码校验节点的更新方法及系统。

背景技术

LDPC码作为一种性能优异的信道编码方式，已在多种通信标准中得到广泛应用，高速、低功耗的LDPC码译码器是实际应用中的一项核心技术。LDPC码的译码算法有很多，归结起来可分为硬判决和软判决两大类。其中，硬判决算法虽然实现简单，但是性能并不理想，所以在实际中很少用到。软判决译码算法中，综合考虑译码复杂度和性能两种因素，最小和算法是在硬件实现中较为普遍采用的一种算法。它在进行变量节点更新时只有加法运算，校验节点更新时只有比较运算，得到一行的最小值和次最小值。而这两种运算中对译码器吞吐量的限制主要是比较寻找最小值的运算。在FPGA中校验节点更新过程如图1所示。图1中Dini代表输入校验节点更新单元的数据，Din数据输入之后首先进行补码到原码的转换，然后进行符号与绝对值的分离。绝对值经过比较单元找到最小值和次最小值之后与符号相乘，转换成补码输出。

传统的比较单元寻找最小值和次最小值的结构如图2所示，其中C1到C8代表输入比较单元的数据，CS为比较单元，实线代表最小值，虚线代表次最小值。有些译码器中为了提高吞吐量使用三个值或更多的值同时进行比较以缩短比较周期。传统的比较算法完全使用比较器实现，若采用k值比较器，寻找最小值和次最小值使用的周期数最小为log_kd_c个比较周期，其中k表示一个比较单元同时能对k个值进行比较，d_c代表校验节点的度，即参与校验节点更新时输入该模块的数据个数。当校验节点的度d_c较大时，比较周期明显增大。若为了减小比较周期而采用四个以上输入的比较器，则消耗的片上资源明显增加，对功耗和成本控制都非常不利。

发明内容

本发明要解决的技术问题是提供一种LDPC码校验节点的更新方法及系统，以克服现有技术资源浪费、功耗大和成本高的问题。

为解决上述技术问题，本发明采用下述技术方案

一种LDPC码校验节点更新方法，该方法包括

S1、将校验节点数据输入状态寄存器，并将校验节点数据中与状态位相等的状态位置1；

S2、寻找状态寄存器中置1的状态位，获得校验节点数据中的最小值；

S3、当最小值个数大于1时，则将所有值更新为最小值，停止寻找次最小值；当最小值个数为1时，继续S4和S5；

S4、将状态寄存器中最低位置1的状态位屏蔽；

S5、再次寻找最低位置的1，获得校验节点数据中的次最小值。

优选的，所述步骤S2进一步包括判断状态位是否置1的步骤：当校验节点数据与状态位相等时，则将该状态位的值置1，否则该状态位置0。

一种用于LDPC码的校验节点更新系统，该系统包括

数据寄存模块，用于将校验节点数据输入状态寄存器，并将校验节点数据中与状态位相等的状态位置1；

屏蔽模块，用于使状态寄存器的最低位置的1取反；

选通模块，用于按最小值的个数条件，判断是否屏蔽状态寄存器的状态位，继续寻找次最小值。

优选的，所述数据寄存模块采用32位的状态寄存器。

优选的，所述数据过滤模块采用屏蔽寄存器。

优选的，所述选通模块为比较选通器。

优选的，所述寻找最小值在一个时钟周期内完成，所述寻找次最小值在一个周期内完成

本发明的有益效果如下：

本发明所提供的技术方案采用状态寄存器只需一个周期即可输出最小值，比较周期不受校验节点度限制，对片上资源的消耗较少，有效的节省了运行空间，提供运算速度。

附图说明

下面结合附图对本发明的具体实施方式作进一步详细的说明。

图1示出传统FPGA中校验节点更新过程示意图；

图2示出传统的校验节点更新单元比较模块示意图；

图3示出本发明所述一种LDPC码校验节点更新方法示意图；

图4示出本发明所述一种用于LDPC码校验节点更新的FPGA示意图。

具体实施方式

为了更清楚地说明本发明，下面结合优选实施例和附图对本发明做进一步的说明。附图中相似的部件以相同的附图标记进行表示。本领域技术人员应当理解，下面所具体描述的内容是说明性的而非限制性的，不应以此限制本发明的保护范围。