[发明专利]一种制备栅介质层的设备

说明书

技术领域

本发明涉及半导体制造技术领域，具体涉及一种制备栅介质层的设备。

背景技术

超大规模集成电路(VLSI)和特大规模集成电路(ULSI)的快速发展，对器件加工技术提出更多的特殊要求，其中MOS器件特征尺寸进入纳米时代对栅氧化层的要求就是一个明显的挑战。栅介质层的制备工艺是半导体制造工艺中的关键技术，直接影响和决定了器件的电学特性和可靠性。

MOSFET器件的关键性能指标是驱动电流，驱动电流的大小取决于栅极电容。栅极电容与栅极表面积成正比，与栅介质层的厚度成反比。因此，通过增加栅极表面积和降低栅介质层厚度均可提高栅极电容，而降低栅介质层的厚度就变成推进MOSFET器件性能提高的首要手段。

但当半导体技术进入45纳米时代以来,传统单纯降低栅介质层厚度的方法遇到了前所未有的挑战。因为当栅介质层的厚度很薄时(<20A),栅极漏电流中的隧道穿透机制已起到主导作用。一方面，随着栅介质层厚度的进一步降低,栅极漏电流也会以指数形式增长，其中，栅介质层厚度每降低2A,栅极漏电流就会增加10倍。另一方面，栅极、栅介质层和硅衬底之间存在杂质浓度梯度，随着栅介质层厚度的不断降低，栅极里掺入的硼等杂质会从栅极中扩散到硅衬底中或者固定在栅介质层中，这会影响器件的阈值电压，从而影响器件的性能。虽然增加栅介质层厚度可以有效抑制栅极漏电流和栅极中杂质的扩散，但是晶体管驱动电流、翻转延迟时间等关键性能也会大打折扣，这种驱动电流和栅极漏电对栅介质层厚度要求上的矛盾，对于传统的栅介质层而言是无法回避的。

栅极电容的计算公式为：C=e₀KA/t

其中，C=栅极电容；e₀=在空气中的电容率；K=材料的介电常数；A=栅极表面积；t=栅介质层厚度

从栅极电容的计算公式中我们可以看出，栅极电容不仅取决于栅极表面积和栅介质层厚度，还取决于栅介质层的介电常数，因此减少栅介质层厚度不是提高栅极电容的唯一方法。即使栅介质层厚度保持不变，提高栅介质层的介电系数K也可达到降低等效栅介质氧化层厚度，以及增加栅极电容的效果。因此，如何提高栅介质层的介电系数K成为现在研究的热点。

在现阶段，提高栅介质层的介电系数的方法大致有两大类：

一类是采用全新的高介电系数的材料作为栅介质，如氮氧化铪硅（HfSiON）等。但采用全新材料涉及到栅极材料的选择，晶格常数的匹配及曝光蚀刻等一系列工艺集成问题，技术开发周期相对较长，不能立即满足45纳米技术的迫切需求。同时全新材料在技术上与以前工艺有较大差异，技术更新的成本过高。

另一大类仍沿用SiO₂膜作为栅介质层，通过向SiO₂膜中掺入氮使之成为致密的SiON来提高栅介质层的介电系数。因为传统SiO₂栅介质层的K值是3.9，而纯的Si₃N₄的K值可达到7，通过掺杂氮的多少可以实现对SiON栅介质介电系数调节，此外氮原子的掺入还能有效的抑制硼等栅极掺杂原子在栅介质中的扩散。由于该方法仍采用SiO₂膜作为栅介质的主体，因此与前期技术有良好的连续性和兼容性。

目前业界通常有三种主要的方法可实现SiO₂膜中的氮掺杂以形成SiON：

第一种方法是在SiO₂膜的生长过程中通入NO等含氮气体,从而在生长过程中直接掺入氮。但这种方法掺杂的氮均匀性很难控制，不能适应半导体生产的要求。

第二种方法是在SiO₂膜生长完成后，采用在NO/N₂O等含氮气体环境中进一步退火的办法掺杂氮。这种方法掺入的氮原子容易聚积在SiO₂膜和沟道的界面处，从而对沟道中载流子的迁移速度产生负面影响。

第三种方法是在SiO₂膜生长结束后，通过等离子体注入技术进行氮掺杂。该方法掺入的氮原子浓度高，深度上主要分布在栅介质层的上表面而远离SiO₂/沟道界面，是目前半导体业界广泛接受的提高栅介质层介电系数的方法。请参阅图1和图2，图1为现有的制备栅介质层的工艺所采用的设备的方块图，图2为现有的制备栅介质层的工艺流程图，其具体工艺由三步组成：

步骤L01：在热处理工艺腔中采用原位水蒸汽氧化工艺（ISSG，In-Situ Steam Generation)生长SiO₂栅介质层；