[发明专利]晶体管的形成方法

说明书

一种晶体管的形成方法，包括：提供衬底，衬底表面具有伪栅极结构，伪栅极结构两侧的衬底内具有源区和漏区，源区和漏区表面具有半导体层，衬底、半导体层、伪栅极结构的侧壁表面具有第一介质层，第一介质层暴露出伪栅极层的顶部表面；去除伪栅极层，在第一介质层内形成第一开口；在第一开口的侧壁和底部表面形成栅介质层；在栅介质层表面形成填充满第一开口的牺牲层；之后，在第一介质层内形成暴露出半导体层的第一通孔；采用自对准硅化工艺在第一通孔底部的半导体层表面形成电接触层；之后，去除牺牲层直至暴露出栅介质层，在第一介质层内形成第二开口；在第二开口内形成栅极层；在电接触层表面形成导电插塞。所形成的晶体管性能改善。

技术领域

本发明涉及半导体技术领域，尤其涉及一种晶体管的形成方法。

背景技术

随着集成电路制造技术的快速发展，促使集成电路中的半导体器件，尤其是MOS（Metal Oxide Semiconductor，金属-氧化物-半导体）器件的尺寸不断地缩小，以此满足集成电路发展的小型化和集成化的要求。在MOS晶体管器件的尺寸持续缩小的过程中，现有工艺以氧化硅或氮氧化硅作为栅介质层的工艺受到了挑战。以氧化硅或氮氧化硅作为栅介质层所形成的晶体管出现了一些问题，包括漏电流增加以及杂质的扩散，从而影响晶体管的阈值电压，进而影响半导体器件的性能。

为解决以上问题，以高K栅介质层和金属栅构成的晶体管被提出，即高K金属栅（HKMG，High K Metal Gate）晶体管。所述高K金属栅晶体管采用高K（介电常数）材料代替常用的氧化硅或氮氧化硅栅介质材料，能够在缩小晶体管尺寸的同时，减小漏电流的产生，并提高晶体管的性能。

具体地，请参考图1，图1是一种高K金属栅晶体管的剖面结构示意图，包括：位于衬底100表面的介质层105和栅极结构110，所述栅极结构110的顶部表面与所述介质层105的表面齐平，所述栅极结构110包括：位于衬底100表面的高K栅介质层101，位于高K栅介质层101表面的金属栅103，位于高K栅介质层101和金属栅103两侧的衬底100表面的侧墙104；位于所述栅极结构两侧的衬底100内的源区106a和漏区106b，所述源区106a和漏区106b表面具有半导体覆盖层107。

然而，现有技术所形成的高K金属栅晶体管性能不稳定。

发明内容

本发明解决的问题是提供一种晶体管的形成方法，所形成的晶体管性能提高。

为解决上述问题，本发明提供一种晶体管的形成方法，包括：提供衬底，所述衬底表面具有伪栅极结构，所述伪栅极结构包括伪栅极层，所述伪栅极结构两侧的衬底内具有源区和漏区，所述源区和漏区表面具有半导体层，所述衬底和半导体层表面、以及伪栅极结构的侧壁表面具有第一介质层，所述第一介质层暴露出伪栅极层的顶部表面；去除所述伪栅极层，在第一介质层内形成第一开口；在所述第一开口的侧壁和底部表面形成栅介质层；在所述栅介质层表面形成填充满第一开口的牺牲层；在形成所述牺牲层之后，在所述第一介质层内形成暴露出半导体层的第一通孔；采用自对准硅化工艺在所述第一通孔底部的半导体层表面形成电接触层；在形成电接触层之后，去除所述牺牲层直至暴露出栅介质层，在第一介质层内形成第二开口；在第二开口内形成栅极层；在所述电接触层表面形成导电插塞。

可选的，所述牺牲层和栅介质层的形成工艺包括：在第一介质层表面和第一开口的侧壁和底部表面形成栅介质膜；在所述栅介质膜表面形成填充满第一开口的牺牲膜；采用平坦化工艺去除第一介质层表面的牺牲膜和栅介质膜，以形成牺牲层和栅介质层。