[发明专利]半导体元件及其制造方法

说明书

技术领域

本发明是有关于一种半导体元件及其制造方法。

背景技术

随着半导体处理的发展，集成电路（Integrated Circuit，IC）元件也走向高度集成化。在半导体元件的封装处理（packaging process）中，集成电路封装扮演着重要的角色。集成电路封装的型式可以包含打线接合封装（Wire Bonding Package，WB）、贴带自动接合封装（Tape Automatic Bonding，TAB）与覆晶接合（Flip Chip，FC）等型式。

在封装处理中需提供接合力（bonding force），接点（焊垫）下方的区域必须承受相当大的冲击能量，因而导致焊垫下方的介电层产生裂缝（crack）、剥落（peel）或是变形，而对芯片造成损害。

发明内容

本发明提供一种半导体元件及其制造方法，可以避免焊垫下方的介电层产生裂缝、剥落或是变形。

本发明提出一种半导体元件，包括衬底、介电层、虚拟焊垫、焊垫、重布线层以及金属内连线。衬底包括非元件区与元件区。介电层位于非元件区与元件区上。虚拟焊垫位于非元件区的介电层上。金属内连线位于非元件区的介电层中，与虚拟焊垫连接。焊垫位于元件区的介电层上。缓冲层位于焊垫与介电层之间。缓冲层包括金属、金属氮化物或其组合。重布线层位于介电层上，连接虚拟焊垫与焊垫。

依据本发明实施例所述，所述缓冲层的材料包括钨、钽、钽/氮化钽/钽或其组合。

依据本发明实施例所述，所述焊垫的材料包括铝、铜或其合金。

依据本发明实施例所述，所述元件区包括阵列区、核心电路区或外围电路区。

依据本发明实施例所述，所述阵列区包括开关阵列区、存储器阵列区、逻辑阵列区、电容阵列区、电阻阵列区或电感阵列区。

依据本发明实施例所述，所述半导体元件还包括第二金属内连线，位于所述元件区的所述焊垫下方的所述介电层中，且所述第二金属内连线未与所述焊垫连接。

依据本发明实施例所述，所述第一金属内连线包括多数个第一顶金属层，所述第二金属内连线包括多个第二顶金属层，所述第一顶金属层的线宽大于所述第二顶金属层的线宽。

依据本发明实施例所述，所述第一顶金属层的之间的多数个间隔之间具有多数个第一空隙，且所述第二顶层金属层之间的多数个间隔之间具有多数个第二空隙，其中在单位面积内所述第二空隙的数目大于所述第一空隙的数目。

依据本发明实施例所述，所述半导体元件还包括保护层，覆盖部分所述外围元件区的所述虚拟焊垫、所述重布线层以及部分所述焊垫，且所述保护层具有焊垫开口，裸露出所述焊垫的表面。

依据本发明实施例所述，所述虚拟焊垫、所述重布线层以及所述焊垫的高度相同。

依据本发明实施例所述，所述虚拟焊垫、所述重布线层以及所述焊垫的材料相同。

本发明提出一种半导体元件的制造方法，包括提供衬底，衬底包括非元件区与元件区。非元件区与元件区上形成介电层。在非元件区的介电层中形成金属内连线。在元件区的介电层上形成缓冲层。缓冲层包括金属、金属氮化物或其组合。在介电层上方形成导电层。图案化导电层，以形成虚拟焊垫、焊垫与重布线层。虚拟焊垫位于非元件区上，与金属内连线电性连接。焊垫位于元件区的缓冲层上。重布线层连接虚拟焊垫与焊垫。

依据本发明实施例所述，所述缓冲层的材料包括钨、钽、钽/氮化钽/钽或其组合。

依据本发明实施例所述，所述焊垫的材料包括铝、铜或其合金。

依据本发明实施例所述，所述元件区包括阵列区、核心电路区或外围电路区。

依据本发明实施例所述，所述阵列区包括开关阵列区、存储器阵列区、逻辑阵列区、电容阵列区、电阻阵列区或电感阵列区。

依据本发明实施例所述，所述半导体元件的制造方法还包括形成第二金属内连线，位于所述元件区的所述焊垫下方的所述介电层中，且所述第二金属内连线未与所述焊垫连接。

依据本发明实施例所述，形成所述第一金属内连线与所述第二金属内连线的方法包括：形成金属层；图案化所述金属层，以在所述非元件区形成多数个第一顶金属层，并在所述元件区形成多个第二顶金属层，其中所述第一顶金属层的线宽大于所述第二顶金属层的线宽；在所述非元件区与所述元件区上形成所述介电层；在所述元件区上的所述介电层上形成所述缓冲层；将所述非元件区的所述介电层图案化，以形成至少一介层窗开口，裸露出对应的所述第一顶金属层；以及在所述非元件区与所述元件区上的所述介电层上形成所述导电层。所述导电层还填入于所述至少一介层窗开口中，以形成至少一介层窗。