[发明专利]一种NMOSFET器件及其制备方法

说明书

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种NMOSFET器件及其制备方法。

背景技术

随着CMOS工艺节点的缩小，器件性能提高的难度越来越大，目前主要是通过提高MOS器件载流子迁移率（mobility）来提高器件的性能，如可通过应变硅（strain silicon）技术来提高MOS器件中载流子的迁移率；具体的可在PMOS器件结构上设置压应力层（如SiGe），而在NMOS器件结构设置张应力层（如SiC），以用来提高MOS器件中载流子的迁移率；但是，上述工艺提高载流子的速率的能力目前已被应用到极限，无法进一步的提高载流子的迁移率。

发明内容

针对上述技术问题，本申请提供了一种NMOSFET器件及其制备方法，主要应用于20nm及其以下的技术节点的低功率应用中，通过在进行NMOSFET器件的制备工艺时，采用层错（Stack Fault Dislocation）工艺和应变硅技术（Strained Silicon Technology）相结合，以进一步的提高NMOSFET器件中载流子的迁移率，进而提升NMOSFET器件的性能。

本申请记载了一种NMOSFET器件，其中，所述器件包括衬底、栅极结构、应力结构、通孔刻蚀停止层、层间介质层和通孔结构；

所述衬底上设置有沟道区和有源区，所述栅极结构覆盖位于所述沟道区和部分所述有源区的衬底的表面，所述应力结构覆盖位于剩余有源区的衬底的表面；

所述通孔刻蚀停止层覆盖在所述应力结构的表面和所述栅极结构的侧壁上，所述层间介质层覆盖在所述通孔刻蚀停止层的表面上；

所述通孔结构贯穿所述层间介质层和所述通孔刻蚀停止层与所述应力结构的上表面接触；

其中，于所述有源区的衬底中临近所述栅极结构的位置处形成有层错。

上述的NMOSFET器件，其中，所述衬底中还设置有浅沟槽隔离结构，以用于隔离位于所述衬底中的器件结构。

上述的NMOSFET器件，其中，所述应力结构为嵌入式U形张应力结构。

上述的NMOSFET器件，其中，所述应力结构的材质为外延SiC或者外延Si。

上述的NMOSFET器件，其中，所述栅极结构包括界面氧化层、金属栅极、氧化物层和偏置侧墙；

所述界面氧化层覆盖所述衬底的表面，所述金属栅极覆盖所述界面氧化层的上表面，所述氧化物层临近所述界面氧化层覆盖在所述衬底的表面上，所述偏置侧墙位于所述氧化物层的上表面并全覆盖所述金属栅极的侧壁。

上述的NMOSFET器件，其中，通过在制备所述偏置侧墙之前，于所述衬底中临近所述沟道区的位置处形成非晶硅区域，并利用后续的应力记忆工艺中的退火工艺，于所述非晶硅区域中形成临近所述沟道区的所述层错。

本申请还记载了一种NMOSFET器件的制备方法，其中，所述方法包括：

提供一表面制备有样本栅堆叠结构的衬底；

采用氧化工艺于所述样本栅堆叠结构的侧壁及暴露的衬底表面制备一氧化物层后，进行预非晶注入工艺，于所述衬底中形成非晶硅区；

采用轻掺杂工艺，于所述衬底中形成轻掺杂区

于偏置侧墙制备工艺后，形成一应力层；

继续第一热处理工艺，以形成应力记忆效应，同时将位于所述非晶硅区中的非晶硅转化为单晶硅，且于该非晶硅区中临近所述样本栅堆叠结构位置处形成层错；

去除所述应力层后，继续主侧墙制备工艺和源/漏极注入工艺；

继续第二热处理工艺，并去除所述主侧墙后，于所述衬底中形成重掺杂区，且所述层错位于所述重掺杂区中临近所述轻掺杂区的位置处；

去除覆盖于所述衬底表面上暴露部分的氧化物层；

在位于所述轻掺杂区和所述重掺杂区中的衬底暴露的表面上制备应力结构；

继续后续介质层和通孔结构的制备工艺。

上述的NMOSFET器件的制备方法，其中，所述样本栅堆叠结构包括样本栅和样本栅介质层；

所述样本栅介质层覆盖于所述衬底的表面，所述样本栅覆盖所述样本栅介质的表面，且所述氧化物层覆盖所述样本栅和所述样本栅介质层的侧壁。

上述的NMOSFET器件的制备方法，其中，所述后续介质层和通孔结构的制备工艺包括：

沉积一通孔刻蚀停止层；

于所述通孔刻蚀停止层的表面覆盖一层间介质层；

平坦化工艺后，去除所述样本栅和所述样本栅介质层，形成栅极凹槽；