[发明专利]具有掺杂的子鳍片区域的非平面半导体器件及其制造方法

说明书

描述了具有掺杂的子鳍片区域的非平面半导体器件和制造具有掺杂的子鳍片区域的非平面半导体器件的方法。例如，制造半导体结构的方法包括：在半导体衬底之上形成多个半导体鳍片。在半导体衬底之上与多个半导体鳍片共形地形成固态掺杂剂源层。在固态掺杂剂源层之上形成电介质层。使电介质层和固态掺杂剂源层凹入至在多个半导体鳍片的顶面之下的相同水平，由此暴露在多个半导体鳍片的每一个的子鳍片区域之上的多个半导体鳍片的每一个的突出部分。该方法还包括：将来自固态掺杂剂源层的掺杂剂推进到多个半导体鳍片的每一个的子鳍片区域。

技术领域

本发明的实施例是半导体器件和处理的领域，并且更具体地，是具有掺杂的子鳍片区域的非平面半导体器件和制造具有掺杂的子鳍片区域的非平面半导体器件的方法的领域。

背景技术

对于过去的几十年，集成电路中的特征的缩放已成为在不断增长的半导体产业背后的一个推动力。对越来越小的特征的缩放允许在半导体芯片的有限的有效面积(realestate)上增加的功能单元密度。例如，缩小的晶体管尺寸允许将更多数量的存储器或逻辑器件纳入到芯片上，由此赋予产品的制造增加的容量。然而，对不断增加的容量的推动也不是一点问题也没有的。优化每个器件性能的必要性变得越来越显著。

在集成电路的制造中，多栅极晶体管(诸如三栅极晶体管)随着器件尺寸持续按比例缩小已变得更加普遍。在传统工艺中，通常在体硅衬底或绝缘体上硅衬底上制造三栅极晶体管。在一些实例中，由于其较低的成本和与现有的高产率体硅衬底基础设施的兼容性而优选体硅衬底。

然而，缩放多栅极晶体管并非没有后果。随着微电子电路的这些基本构建块的尺寸减小和随着在给定的区域制造的基本构建块的绝对数量增加，对用于制造这些构建块的半导体工艺的约束成为压倒性的。

附图说明

图1A-1I示出了根据本发明的实施例的制造具有掺杂的子鳍片区域的非平面半导体器件的方法中的各个操作的截面图，其中：

图1A示出了具有在其中蚀刻出的鳍片的体硅半导体衬底；

图1B示出了形成于图1A的结构上的P型固态掺杂剂源层；

图1C示出了仅形成于图1B的鳍片的一部分之上的经图案化的掩模；

图1D示出了P型固态掺杂剂源层108的图案化以形成经图案化的P型固态掺杂剂源层；

图1E示出了与图1D的暴露的鳍片和经图案化的P型固态掺杂剂源层共形的隔离缓冲层或阻挡层的形成；

图1F示出了图1E的结构之上形成并平坦化电介质填充层以暴露鳍片的顶面；

图1G示出了专用于NMOS器件制造的鳍片以及阱的掩模和/或逆行(retrograde)注入操作以从暴露的PMOS专用的鳍片形成N型掺杂的鳍片。

图1H示出了电介质填充层、经图案化的P型固态掺杂剂源层和隔离缓冲层或阻挡层的凹入以暴露图1G的鳍片的突出部分；以及

图1I示出了推进(drive-in)退火以提供专用于NMOS器件的鳍片的掺杂的子鳍片区域。

图2A-2I示出了根据本发明的实施例的制造具有掺杂的子鳍片区域的非平面半导体器件的另一方法中的各个操作的截面图，其中：

图2A示出了具有在其中蚀刻出的鳍片的体硅半导体衬底；

图2B示出了形成于图2A的结构上的P型固态掺杂剂源层，以及与P型固态掺杂剂源层共形的隔离缓冲层或阻挡层的形成；

图2C示出了仅形成于图2B的鳍片的一部分之上的经图案化的掩模，以及对隔离缓冲层或阻挡层和P型固态掺杂剂源层的图案化；