[发明专利]存储器单元的低功率瞬态电压崩溃装置和方法

说明书

描述了用于存储器写帮助的装置，其在写帮助操作期间消耗低功率。该装置包括：供电节点；可操作来调整在供电节点上的电压的器件；以及耦合到供电节点的反馈单元，反馈单元响应于在供电节点上的电压的电压电平而控制器件。

背景技术

在按比例缩放技术中，在存储器单元中的最小尺寸的器件上的集成水平和工艺变化的增加使同时维持存储器单元稳定性和写裕度有挑战性。可通过在写操作期间使到存储器单元的供电崩溃来增强写裕度。在这样的方法中，耦合到存储器单元的供电电压减小以减弱被写的存储器单元的p型晶体管的强度来增强写裕度。

然而，在沿着被写到的存储器单元的列的部分地选择的单元中，存储器单元的状态在供电崩溃操作期间被维持。这些部分地选择的存储器单元的保持特性对供电崩溃的持续时间和深度设置约束，且是难以在技术发展期间在设计时间处预测的技术敏感度量。

当前，供电崩溃的已知方法显著增加了Vcc-Vss跨接电流（从电源到地的电流），这是低功率设计的阻碍。在崩溃电压可能需要停留在被抑制的电平处延长的时间的低频率情况下，这个跨接电流可在SRAM（静态随机存取存储器）中将总写功率消耗增加一直到2X。

附图说明

从下面给出的详细描述和从本公开的各种实施例的附图将更充分理解本公开的实施例，然而，实施例不应被理解为将本公开限制到特定的实施例，而是仅用于解释和理解。

图1是根据本公开的一个实施例的在写操作期间调整对（多个）存储器单元的供电的高级体系结构。

图2是根据本公开的一个实施例的用于在写操作期间调整对（多个）存储器单元的供电的基于磁滞的体系结构的电路实现。

图3是根据本公开的一个实施例的用于实现图2的电路的磁滞的可编程施密特触发器。

图4A是根据本公开的一个实施例的从图1的电路接收可调整供电的6T（六晶体管）SRAM单元。

图4B是根据本公开的一个实施例的具有存储器单元的列的存储器阵列，其中所述列中的一个被选择用于写操作并从图1的电路接收经调整的供电。

图5A-B是根据一个实施例的示出在供电崩溃操作期间有可忽略的（或零）跨接电流功率消耗的图1-2的电路的操作的曲线图。

图6是根据本公开的一个实施例的用于在写操作期间调整对（多个）存储器单元的供电的基于电容器的体系结构的电路实现。

图7是根据本公开的一个实施例的包括图1的低功率写操作供电调整电路的智能器件或计算机系统或SoC（芯片上系统）。

具体实施方式

实施例公开了供电崩溃电路以帮助在（多个）存储器单元中的写操作，使得由供电崩溃电路引起的跨接电流消耗减少，同时提供可调谐供电崩溃电压电平。实施例的一个技术效应是，跨接电流消耗在传统电压崩溃电路上减小了（例如40%）。在一个实施例中，当崩溃供电到达它的期望电压电平时，反馈机制用于控制下拉器件。在这样的实施例中，当崩溃供电到达它的期望电压电平时，供电节点被允许浮动。实施例提供自终止崩溃或自定时机制来终止供电线路的放电。在一个实施例中，自定时机制保证电压崩溃供电节点着陆到预先确定的地板。

在下面的描述中，讨论了很多细节以提供对本公开的实施例的更彻底的解释。然而对本领域中的技术人员将明显的是，本公开的实施例可在没有这些特定细节的情况下被实践。在其它实例中，在方框图形式中而不是详细地示出公知的结构和器件，以便避免使本公开的实施例难理解。

注意，在实施例的相应附图中，使用线表示信号。一些线可以更粗以指示更多的组成信号路径，和/或有在一个或多个端部处的箭头以指示主信息流方向。这样的指示并不意在为限制性的。更确切地，结合一个或多个示例性实施例来使用线以便于对电路或逻辑单元的更容易理解。如由设计需要或偏好所指示的任何所表示的信号可实际上包括可在任一方向上行进并可使用任何适当类型的信号方案来实现的一个或多个信号。