[发明专利]三维存储器阵列的多级接触及其制造方法有效

申请号：	201380033310.7	申请日：	2013-05-16
公开（公告）号：	CN104396004B	公开（公告）日：	2018-01-30
发明（设计）人：	李耀升;Z.陈;S.富卡塔	申请（专利权）人：	桑迪士克科技有限责任公司
主分类号：	H01L21/768	分类号：	H01L21/768;H01L27/11582;H01L27/11565;H01L27/11519;H01L27/11556;H01L27/1157;H01L27/11;H01L27/11524;H01L27/11575;H01L21/336;H01L29/792;H01L23/48
代理公司：	北京市柳沈律师事务所11105	代理人：	邱军
地址：	美国得***	国省代码：	暂无信息
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摘要：
搜索关键词：	三维存储器阵列多级接触及其制造方法
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【说明书】：

技术领域

本发明大体涉及半导体装置领域，特别涉及三维(3D)垂直NAND串和其它三维装置及其制造方法。

背景技术

T.Endoh等人的标题为“Novel Ultra High Density Memory With A Stacked-Surrounding Gate Transistor(S-SGT)Structured Cell”，IEDM Proc.(2001)33-36的文章公开了三维垂直NAND串。然而，该NAND串只提供了每单元一位元。进一步地，NAND串的有源区域由相对困难和耗时的工艺形成，该工艺包括侧壁间隔件的重复形成和蚀刻衬底的一部分，这导致了大致圆锥形的有源区域形状。

发明内容

一个实施例涉及一种制造多级接触的方法。该方法包括提供工艺过程中的多级装置，包括至少一个装置区域和至少一个接触区域。该接触区域包括构造为台阶图案的多个导电层。该方法还包括在该多个导电层的上方形成共形的蚀刻终止层，在该蚀刻终止层的上方形成第一电绝缘层，在该第一电绝缘层的上方形成共形的牺牲层和在该牺牲层的上方形成第二电绝缘层。该方法还包括蚀刻多个接触开口，该多个接触开口穿过该接触区域的蚀刻终止层、第一电绝缘层、牺牲层和第二电绝缘层，到达该多个导电层。

另一个实施例涉及一种制造多级接触的方法。该方法包括提供工艺过程中的多级装置，包括至少一个装置区域和至少一个接触区域。该接触区域包括构造为台阶图案的多个导电层，位于该导电层上方的电绝缘层，位于该绝缘层的上方的具有多个开口的掩模，以及位于该掩模上方的减薄层。该方法还包括蚀刻该减薄层以减小其厚度和宽度，从而暴露在该掩模中的第一开口，蚀刻该电绝缘材料的暴露于该第一开口中的一部分以形成在电绝缘材料中的第一接触开口的一部分；进一步蚀刻该减薄层以减小其厚度和宽度，从而暴露在该掩模中的第二开口。

另一个实施例涉及包括至少一个装置区域和至少一个接触区域的多级装置。该接触区域具有多个堆叠导电层。该导电层形成在该接触区域中的台阶图案。该装置还包括在该导电层上方的共形的蚀刻终止层、在该蚀刻终止层上方的第一电绝缘层、在该第一电绝缘层上方的牺牲层和在该牺牲层上方的第二电绝缘层。该装置还包括多个接触开口，延伸穿过该接触区域的蚀刻终止层、第一电绝缘层、牺牲层和第二电绝缘层，到达该多个导电层。该装置还包括多个导电接触。多个电接触的相应的一个位于该多个接触开口的对应的一个中，并且每一个导电接触与该多个导电层的对应的一个电接触。

附图说明

图1A-1B分别是一个实施例中的NAND串的侧视横截面图和俯视横截面图。图1A是该装置沿着图1B中线Y-Y’的侧视横截面图，而图1B是该装置沿着图1A中线X-X’的侧视横截面图。

图2A和2B分别是另一个实施例中的NAND串的侧视横截面图和俯视横截面图。图2A是该装置沿着图2B中线Y-Y’的侧视横截面图，而图2B是该装置沿着图2A中线X-X’的侧视横截面图。

图3是常规的NAND串存储器装置的示意说明。

图4是示出了栅电极的接触的常规的NAND串存储器装置的横截面的扫描电子显微镜(SEM)图像。

图5是制造多级接触的常规方法的示意说明。

图6是根据一个实施例制造多级接触的方法的示意说明。

图7是提供图6的方法的附加细节的示意说明。

图8是示出了根据一个实施例的第一(下)介电层的损耗作为第二共形介电层的厚度的函数的图。

图9a是示出了在第二共形介电层的厚度为600nm时第一(下)介电层的损耗作为第三共形介电层的厚度的函数的图。

图9b是示出了在第二共形介电层的厚度为400nm时第一(下)介电层的损耗作为第三共形介电层的厚度的函数的图。

图10a-10b分别是根据一个实施例的在制造多级接触的方法中的一个步骤的侧视横截面图和俯视横截面图。