[发明专利]减小共源共栅堆栈电路的氧化层应力

说明书

技术领域

本申请主要涉及集成电路，尤其涉及的是氧化层(oxide)应力减小的共源共栅堆栈电路以及用于减小共源共栅堆栈电路中的氧化层应力的方法。

背景技术

在半导体设备中的很多部位都会用到氧化层，例如电容器中的电介质层，MOS晶体管中的金属与半导体之间的栅氧化层，以及用于将导体相互隔离的层间电介质。随着半导体设备尺寸的减小，氧化层的厚度也在减小，由此导致氧化层很容易受到栅极-源极以及漏极-源极电压的损害。如果这些电压过大，那么氧化层将会击穿，由此将会破坏氧化层。在极端情况中，这种击穿有可能会采用氧化层断裂或氧化层穿通的形式，由此会导致产生寄生电流并产生热量，而这将会进一步导致半导体设备发生故障。较为细微的氧化层劣化同样有可能发生，并且由此导致氧化层随着时间劣化并发生故障。特别地，被设计成在使用较低电压设备的同时提供较高电压信令的电路对氧化层劣化问题是非常敏感的。

发明内容

本公开的实施例提供了一种氧化层应力减小的共源共栅堆栈电路，以及一种用于减小共源共栅堆栈电路中的氧化层应力的方法。

在一个实施例中，氧化层应力减小的共源共栅堆栈电路包括提供输出电压的共源共栅晶体管堆栈和动态偏置电路，其中该输入电压的幅度大于所述动态偏置电路的组件晶体管的氧化层可靠性电压。所述氧化层应力减小的共源共栅堆栈电路还包括基于输出电压的瞬态极值来提供偏移电压的偏移电压生成器，其中所述偏移电压被施加于共源共栅晶体管堆栈和动态偏置电路，以便减小与氧化层可靠性电压相当的组件晶体管电压。所述氧化层应力减小的共源共栅堆栈电路还包括用与偏移电压成比例的量(amount)来修改共源共栅晶体管堆栈和动态偏置电路的偏置电压值的偏置电压电源。

在另一个方面中，用于减小共源共栅堆栈电路中的氧化层应力的方法包括：提供供应输出电压的共源共栅晶体管堆栈和动态偏置电路，所述输出电压的幅度大于组件晶体管的氧化层可靠性电压。用于减小共源共栅堆栈电路中的氧化层应力的方法还包括：基于输出电压的瞬态极值来产生偏移电压，其中该偏移电压被施加于共源共栅晶体管堆栈和动态偏置电路，以便减小与氧化层可靠性电压相当的组件晶体管电压。用于减小共源共栅堆栈电路中的氧化层应力的方法还包括：使用与偏移电压成比例的量来修改共源共栅晶体管堆栈和动态偏置电路的偏置电压值。

以上概述了本公开的优选和替换特征，由此，本领域技术人员可以更好地理解以下关于本公开的详细描述。在下文中将会描述构成本公开的权利要求主题的附加特征。本领域技术人员将会了解，他们很容易即可使用所公开的概念和具体实施例作为基础，从而设计或修改用于执行与本公开相同的用途的其他结构。

附图说明

现在将结合附图来参考以下描述，其中：

图1示出的是提供了输出信号的共源共栅晶体管堆栈的示意图，其中该输出信号的幅度大于其组件晶体管的氧化层可靠性电压；

图2A和2B示出的是显示了共源共栅晶体管堆栈电路的第一和第二电压状况的示意图，其中所述电路具有大于其组件晶体管的氧化层可靠性电压的输出电压摆幅；

图3A和3B示出的是显示了依照本公开的原理构造的共源共栅晶体管堆栈电路的一个实施例的第一和第二电压状况的示意图；以及

图4示出的是根据本公开的原理执行的用于减小共源共栅堆栈电路中的氧化层应力的方法实施例的流程图。

具体实施方式

本公开的实施例减小了在共源共栅堆栈电路中使用的组件晶体管的瞬态电压氧化层劣化状况，其中稳态输出电压信令超出了组件晶体管的氧化层可靠性电压值。在这里同时为瞬态电压过冲和下冲状况提供了保护。在本公开中，氧化层可靠性电压被定义成是提供与长期保持适当功能的氧化层相对应的氧化层应力的电压。在这里，本公开的实施例允许定制该时段，以便满足特定的需求或限制。

图1示出的是用100总体表示的用于提供输出信号的共源共栅晶体管堆栈的示意图，其中所述输出信号幅度大于其组合晶体管的氧化层可靠性电压。所述共源共栅晶体管堆栈110示出了一个共源共栅结构，并且包括一对NMOS晶体管M1、M2以及一对PMOS晶体管M3、M4，其中所述晶体管被共源共栅地连接在电源电压VDDP与接地（公共电流回路）之间，以便提供输出电压VPAD。