[发明专利]可配置硬件滤波器

说明书

技术领域

本公开的实施方式涉及硬件滤波器，更具体地，涉及具有可调节参数的硬件滤波器。

背景技术

通常，为了改进可编程控制器(PLC)中的高速计数器(HSC)的对干扰的敏感性，需要引入硬件滤波器。比起软件滤波器，硬件滤波器的反应时间较快，因此硬件滤波器可以排除瞬态噪声。但现在大多数PLC的HSC不具有硬件滤波器，在该情况下，HSC的电磁兼容(EMC)性能并不好。一些PLC的HSC具有硬件滤波器，但滤波器的参数是固定的，在该情况下，只有一个或少数种类的噪声可以被排除。

图1示出了现有的固定参数硬件滤波器的示例。对于该滤波器，电阻器R1和电容器C1的值是固定的，所以该滤波器的滤波器参数是固定的。该滤波器的时间常数是R1×C1。

发明内容

如果能够得到一种可配置参数的滤波器将会是有利的，意味着滤波器参数可以根据不同的应用而变化。有鉴于此，本公开实施方式的目的之一在于提供一种可配置的硬件滤波器。

根据本公开的实施方式的一个方面，提供了一种滤波器，包括输入，其将待处理的信号引入滤波模块；输出，其输出被滤波模块处理后的信号；以及滤波模块，所述滤波器的滤波器参数是可配置的。

在一个实施方式中，所述滤波模块包括在一端均电连接至所述输出的至少两个并联连接的电阻器和电容器，所述电容器的另一端接地，所述至少两个电阻器各自的另一端可选择地与至少一个切换器的一端电连接，所述切换器的另一端与所述HSC输入电连接。

在一个实施方式中，所述滤波器是用于可编程控制器PLC的高速计数器HSC的滤波器。优选地，所述切换器由CPU配置IO端口控制连通或断开。优选地，将所述滤波模块的时间常数设定为小于HSC的时间周期的1/5。

在一个实施方式中，所述切换器为MOSFET，具有与所述电阻器相同的数量并且与每一个所述电阻器串联连接，其中每个所述MOSFET选自P型MOSFET或N型MOSFET。

在一个实施方式中，所述切换器为三态逻辑门电路，具有与所述电阻器相同的数量并且与每一个所述电阻器串联连接。

在本公开的另一个实施方式中，所述滤波模块包括互相电连接的用于对所述输入的逻辑状态进行采样的采样单元和用于对经过所述采样单元的信号进行分析的判断单元，所述采样单元与所述输入电连接，所述判断单元所述输出电连接，所述采样单元与采样时钟信号输入电连接；其中，所述滤波模块对信号噪声的滤波范围通过调整判断单元的采样次数、时钟频率以及判断方案至少之一是可配置的。

在一个实施方式中，所述判断单元的采样次数是至少为2的正整数。

在一个实施方式中，所述判断方案被配置为连续地对所述输入的逻辑状态采样n次，当所有n次采样的逻辑状态都相同时，改变逻辑状态作为更新的状态至所述输出，当所述n次采样的逻辑状态并非全部相同时，保持所述输出的逻辑状态与之前的逻辑状态相同。

在另一个实施方式中，所述判断方案被配置为连续地对所述输入的逻辑状态采样，对采样的逻辑状态进行计数并获得计数值，并确定一个至少为2的正整数的阀值，当目前采样的逻辑状态与之前采样的逻辑状态相同时，所述计数值加1，当目前采样的逻辑状态与之前采样的逻辑状态不同，所述计数值减1，当所述计数值达到所述阀值时，改变逻辑状态作为更新的状态至所述输出，当所述计数值没有达到所述阀值时，保持所述输出的逻辑状态与之前的逻辑状态相同。

在一个实施方式中，其中所述滤波器是用于可编程控制器PLC的高速计数器HSC的滤波器。优选地，其中所述判断单元的采样次数和所述时钟频率被配置为根据以下准则所确定：

N_s/F_clock＜1/2×(1/F_work)

其中，N_s表示所述判断单元的采样次数，F_clock表示所述时钟频率，F_work表示所述HSC需要工作的频率。

通过引入本公开的滤波器，可以更有效及灵活地排除例如可编程控制器的设备中的多种瞬态噪声，改进例如该可编程控制器的设备的抗干扰性。

说明书中描述的特征和优势并非穷举，并且尤其是，对于本领域普通技术人员来说，在附图和说明书的基础上，许多附加特征和优势将会明显。另外，应当注意的是，说明书中所使用的语言大部分已经出于可读性和指导性的目的而进行挑选，并且不是为了勾画本发明主题的轮廓或对其进行限制而有所挑选的。

附图说明

现将仅通过示例的方式，参考所附附图对本公开的实施例进行描述，其中：