[发明专利]一种晶圆允收测试结构

说明书

技术领域

本申请涉及集成电路制造领域，特别涉及一种晶圆允收测试（WAT，Wafer Acceptance Test）结构。

背景技术

随着技术进步，集成电路制造工艺要求日益增高，且由于集成电路制造周期长，成本高，因此提高制造工艺的制造效率及质量尤为重要。

业界在集成电路制造过程中，通常在晶圆的各个集成电路芯片周边的切割道内制造WAT结构，再在制造完成后对WAT结构进行检测，以对相应的制造工艺进行测试。如果在晶圆制造完成后对WAT结构进行电性检测等各类检测时，发现该WAT结构有短路、断路或漏电等失效情况，则通过对WAT结构进行失效性分析来分析出失效情况的原因，以对工艺进行相应的调整和改进。

现有技术为检测金属互连层是否出现短路或者断路，介电质材质或厚度是否发生变化等情况，设计了WAT结构，通过测试得到的WAT参数为金属互连层的电容，假设WAT结构的金属互连层具有7层，与芯片上金属互连层的层数相同。则测试得到的WAT参数电容（C）包括同一金属互连层之间的电容和不同金属互连层之间的电容：C_M7-M6+C_M6-M5+C_M5-M4+C_M4-M3+C_M3-M2+C_M2-M1+C_M7+C_M6+C_M5+C_M4+C_M3+C_M2+C_M1。但是需要注意的是，实际上金属互连层之间还具有连接孔，同一金属互连层的连接孔之间具有电容，但是现有技术的WAT结构是无法获取同一金属互连层的连接孔之间的电容值，也就是说现有技术的WAT结构无法测试连接孔出现异常所导致的电容失效情况。

发明内容

有鉴于此，本发明要解决的技术问题是：如何全面监控MOM器件的失效问题。

为解决上述技术问题，本发明的技术方案具体是这样实现的：

本发明公开了一种晶圆允收测试结构，位于晶圆切割道内，该结构包括二套具有N层金属互连层的测试图案，N为大于等于1的整数；

每套测试图案的每层金属互连层具有两个开口对置的第一梳状图案和第二梳状图案，且两个梳状图案的梳齿相间排列；在顶层金属互连层的第一梳状图案和第二梳状图案的梳柄部各连接有测试垫，分别通过通孔贯穿至第一金属层，用于测试每套测试图案的电容；

所述两个梳状图案的梳齿相间排列的方式包括第一排列或者第二排列；

所述第一排列，为第一梳状图案的梳齿位于奇数个梳齿的位置，第二梳状图案的梳齿位于偶数个梳齿的位置；所述第二排列，为第一梳状图案的梳齿位于偶数个梳齿的位置，第二梳状图案的梳齿位于奇数个梳齿的位置；

第一套测试图案的第一金属互连层具有第一排列，从第二金属互连层开始，每相邻两层金属互连层的梳状图案排列相同，第一排列和第二排列相间设置，且在相同排列的两层相邻金属互连层之间具有多个连接孔；

第二套测试图案的第一金属互连层具有第二排列，从第一金属互连层开始，每相邻两层金属互连层的梳状图案排列相同，第一排列和第二排列相间设置，且在相同排列的两层相邻金属互连层之间具有多个连接孔。

测试结构中N层金属互连层的层数与晶圆芯片上的金属互连层相同。

当N为大于1的整数时，所述测试结构还包括金属互连层小于N的测试图案。

所述测试结构还包括两套金属互连层为N-1的测试图案、两套金属互连层为N-2的测试图案、两套金属互连层为N-3的测试图案、…、两套金属互连层为2的测试图案和两套金属互连层为1的测试图案。

测试结构中连接孔的设计符合最小设计规则。

由上述的技术方案可见，本发明实施例WAT结构包括二套具有N层金属互连层的测试图案，这两套测试图案组合起来，不但能够像现有技术那样监测金属互连层的电容，而且能够监测金属互连层之间连接孔的电容，从而更加全面的监测实际电路中所涉及因素。

附图说明

图1为本发明实施例WAT结构的俯视图。

图2为如图1所示WAT结构的两套测试图案分别沿线A-A’和B-B’截取的剖面图。

图3为在图2的基础上，增加的具有6层金属互连层的测试图案剖面示意图。

具体实施方式

为使本发明的目的、技术方案、及优点更加清楚明白，以下参照附图并举实施例，对本发明进一步详细说明。