[发明专利]SRAM中的存储单元的检测方法

说明书

技术领域

本发明涉及集成电路技术领域，特别涉及一种SRAM中的存储单元的检测方法。

背景技术

随着集成电路集成度的提高以及电源电压的降低，构成集成电路的半导体器件的几何尺寸不断缩减，这就要求不断改进芯片的制造工艺。制造工艺的改进对单个半导体器件的性能影响很大，为评估半导体器件的性能，通常需要对半导体器件的可靠性进行测试。

静态随机存储器（SRAM，Static Random Access Memory）中存在大量由两反相器构成的存储单元，每个反相器包括一对上拉PMOS管与下拉NMOS管，若两反相器不匹配，则会造成两反相器的存储节点数据误翻转。造成上述不匹配的一种重要因素是两反相器中的MOS管阈值电压不匹配。因而，MOS管阈值电压是否匹配是影响存储器可靠性的一项重要指标。现有技术中是对存储单元中每一个MOS管进行晶圆可接受性测试（WAT，Wafer Acceptance Test），通过获得每一MOS管阈值电压进而得到存储单元的MOS管阈值电压是否匹配。

晶圆可接受性测试的基本原理是测试位于晶圆切割道(Scribe line)上的测试键（test key）获得单个半导体器件的性能参数。参考图1所示的晶圆结构示意图，晶圆11被切割道12划分为多个晶片（chip）13。在制作所述晶片13时，在所述切割道12上面会制作单个半导体元件，位于所述切割道12上面的元件即被称为测试键。参考图2，所述切割道12上具有测试键M20和测试键M21，通过测试所述测试键M20和测试键M21，可以获得所述切割道12周围的晶片中的MOS管特性。

检测SRAM存储单元中的PMOS管阈值电压时，对所述测试键M20的漏极、源极和衬底连接的焊盘施加相应的直流电压，对所述测试键M20的栅极连接的焊盘施加扫描电压，并在施加所述扫描电压期间测量所述测试键M20的漏极电流，得到所述测试键M20的漏极电流随所述测试键M20的栅源电压（即栅极和源极之间的电压差）变化的特性曲线，根据所述特性曲线再计算所述测试键M20的阈值电压。

所述测试键M20的阈值电压即代表了SRAM存储单元中的PMOS管阈值电压。测试SRAM存储单元中的NMOS管阈值电压的方法与测试PMOS管的方法类似，即测试所述测试键M21的阈值电压，具体操作在此不再赘述。

之后，比较两反相器中的每一MOS管阈值电压，以确定两反相器是否匹配。

上述检测SRAM存储单元的方法是对每一个MOS管进行扫描，而存储器中存在大量的MOS管，通过晶圆可接受性测试获得存储器中的MOS管阈值电压时，每个测试键需要连接四个焊盘，即测试键的栅极、漏极、源极和衬底各连接一个焊盘，这造成通过利用晶圆可接受性测试得到存储器中的大量MOS管阈值电压进而得到存储单元的两反相器是否匹配成本较高，且耗时，有时结果还不精准。

有鉴于此，本发明提供一种SRAM中的存储单元的检测方法对上述问题加以解决。

发明内容

本发明解决的是通过晶圆可接受性测试检测SRAM中的存储单元成本较高、耗时且不精准的问题。

为解决上述问题，本发明提供一种SRAM中的存储单元的检测方法，所述SRAM包括多个呈阵列排布的存储单元，所述存储单元至少包括第一反相器与第二反相器，所述第一反相器包括第一上拉PMOS管和第一下拉NMOS管，所述第二反相器包括第二上拉PMOS管和第二下拉NMOS管，所述第一反相器的输入端与输出端相连且与所述第二反相器的输入端相连，所述检测方法包括：

开启电源电压，测试第一反相器的输出端与第二反相器的输出端的差值，若所述差值为0，则第一反相器的第一上拉PMOS管和第一下拉NMOS管的阈值电压与第二反相器的第二上拉PMOS管和第二下拉NMOS管的阈值电压匹配，若所述差值不为0，则第一反相器的第一上拉PMOS管和第一下拉NMOS管的阈值电压与第二反相器的第二上拉PMOS管和第二下拉NMOS管的阈值电压不匹配。

可选地，所述存储单元还包括：第一传输NMOS管、第二传输NMOS管，所述检测方法包括：开启第一传输NMOS管与第二传输NMOS管，通过第一传输NMOS管与第二传输NMOS管测试第一反相器的输出端与第二反相器的输出端的差值。

可选地，所述检测方法还包括：开启电源电压，分别测试第一反相器的输出端与第二反相器的输出端的输出值。