[发明专利]响应于输入数据值降低FMA单元中的功率消耗

权利要求书

1.一种处理器，包括：

内核，其包括执行指令的多个执行单元，所述多个执行单元包括接收多个输入数据值以在所述输入数据值上执行FMA指令的融合乘加（FMA)电路，所述FMA电路包括乘法器单元和耦合到所述乘法器单元的输出的加法器单元，以及控制逻辑，其接收所述多个输入数据值并基于所述多个输入数据值中的至少一个的值门控所述FMA电路的一个或多个组件。

2.如权利要求1所述的处理器，其特征在于，所述FMA电路还包括异常逻辑，所述异常逻辑接收所述多个输入数据值并确定是否要基于上述多个输入数据值中的至少一个发起异常。

3.如权利要求2所述的处理器，其特征在于，响应于所述多个输入数据值中的乘数和所述多个输入数据值中的被乘数中的一个是零，所述控制逻辑将导致所述异常逻辑输出所述多个输入数据值中的加数，同时所述加法器单元和所述乘法器单元被阻止进行切换。

4.如权利要求2所述的处理器，其特征在于，所述异常逻辑将输出相对应于异常值的所述多个输入数据值中所选择的一个，同时所述乘法器单元和所述加法器单元被阻止进行切换。

5.如权利要求1所述的处理器，其特征在于，当所述多个输入数据值中的加数是零时所述控制逻辑将导致所述加法器单元被门控关闭。

6.如权利要求1所述的处理器，其特征在于，当所述多个输入数据值中的乘数或所述多个输入数据值中的被乘数是2^N，其中N是整数时，所述控制逻辑将导致所述乘法器单元被门控关闭。

7.如权利要求6所述的处理器，其特征在于，所述FMA电路还包括移位器，所述移位器选择所述乘数和所述被乘数中的一个作为输入并将所述一个移位N位以获得经移位值。

8.如权利要求7所述的处理器，其特征在于，所述加法器单元将所述多个输入数据值中的加数与所述经移位值相加以获得和。

9.如权利要求1所述的处理器，其特征在于，所述控制逻辑将接收将在所述FMA电路中执行的指令类型并基于所述指令类型门控所述FMA电路的至少一个组件。

10.如权利要求1所述的处理器，其特征在于，所述FMA电路还包括：

多个第一选择器，其耦合为从所述乘法器单元接收乘积；

移位器，其耦合到所述多个第一选择器的第一个的输出；

第一存储元素，其耦合到所述多个第一选择器的第二个；

第二存储元素，其耦合到所述多个第一选择器的第三个；

耦合到所述移位器的输出的第三存储元素，其中所述乘积由所述多个第一选择器的所述第一个输出到所述第一存储元素，且所述第二和第三存储元素在乘法指令的执行过程中被时钟门控。

11.如权利要求1所述的方法，其特征在于，所述FMA电路还包括：

第一组存储元素，包括用以接收所述多个输入数据值中的乘数的第一存储元素和第四存储元素、用以接收所述多个输入数据值中的被乘数的第二存储元素和用以接收所述多个输入数据值中的加数的第三存储元素，其中当所述被乘数等于一时所述第一和第二存储元素被时钟门控。

12.如权利要求11所述的处理器，其特征在于，当所述被乘数等于一时所述控制逻辑将阻止所述乘法器单元的顺序时钟进行切换，所述多个输入数据值中的所述乘数将从所述第四存储元素路由到所述加法器单元用于与所述多个输入数据值中的所述加数相加。

13.一种方法，包括：

接收与将在处理器的算术逻辑单元（ALU）中执行的操作相关联的多个输入数据值，所述ALU包括乘法器电路和加法器电路；

在所述处理器的控制逻辑中确定是否所述多个输入数据值中的至少一个是第一类型；以及

响应于确定所述多个输入数据值中的至少一个是所述第一类型，禁用所述乘法器电路和所述加法器电路中的至少一个，并在所述ALU中执行操作以生成结果。

14.如权利要求13所述的方法，其特征在于，禁用所述乘法器电路和所述加法器电路中的所述至少一个包括时钟门控耦合到所述乘法器电路和所述加法器电路中的所述至少一个的输入的存储元素。