[发明专利]半导体器件及形成方法

说明书

技术领域

本发明涉及半导体制作工艺，特别涉及一种半导体器件及形成方法。

背景技术

目前，横向双扩散MOS晶体管（LDMOS，Lateral Double diffused MOSFET）和横向绝缘栅双极晶体管（LIGBT，Lateral Insulated Gate Bipolar Transistor）被广泛运用在模拟电源管理、充电器、DC-DC转换器、AC-DC转换器电路中。且随着CMOS工艺特征尺寸不断缩小，为了提高工作效率和减小芯片的面积，需要横向双扩散MOS晶体管和横向绝缘栅双极晶体管有尽可能小的导通电阻（Ron）。

同时由于CMOS工艺特征尺寸不断缩小，晶体管对于高电压和大电流的承受能力不断降低，深亚微米CMOS集成电路更容易遭受到静电放电（ESD，Electrostatic Discharge）而失效，从而造成产品的可靠性下降。为了防止CMOS集成电路产品因静电放电而造成失效，CMOS集成电路中通常必须使用具有高性能、高耐压的ESD保护器件。目前的ESD保护器件通常包括：二极管、栅接地的NMOS晶体管（GGNMOSFET）、可控硅整流器（SCR，Silicon Controlled Rectifier）、横向双扩散MOS晶体管和横向绝缘栅双极晶体管等。为了提高电路的安全性，需要横向双扩散MOS晶体管和横向绝缘栅双极晶体管等器件有尽可能大的击穿电压。

对于所述横向双扩散MOS晶体管和横向绝缘栅双极晶体管，导通电阻和击穿电压是两个最重要的电学参数，其中导通电阻与漂移区的掺杂浓度成反比，击穿电压与漂移区的掺杂浓度成反比，较高的漂移区的掺杂浓度虽然有利于降低横向双扩散MOS晶体管、横向绝缘栅双极晶体管的导通电阻，提高横向双扩散MOS晶体管、横向绝缘栅双极晶体管的导通电流，但会降低击穿电压，影响电路的安全性。

发明内容

本发明解决的问题是提供一种半导体器件及形成方法，可以在不降低耐压能力的情况下降低导通电阻，提高导通电流。

为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供半导体衬底；在所述半导体衬底内形成体区和漂移区；在所述半导体衬底表面形成掩膜层，所述掩膜层具有若干平行排列的开口，所述开口的位置对应于漂移区的位置，且相邻开口的宽度不相同；以所述掩膜层为掩膜，对半导体衬底进行刻蚀，形成若干平行排列的沟槽，且相邻沟槽的深度不相同；利用氧化工艺使得不同沟槽之间的半导体衬底被完全氧化；在所述沟槽内填充满电介质材料，形成底部为阶梯状的第一浅沟槽隔离结构；在所述体区内形成体区连接区和源区，在所述漂移区内且位于第一浅沟槽隔离结构远离体区的一侧形成漏区；在所述半导体衬底表面形成横跨所述体区和漂移区边缘的栅极结构，且所述栅极结构覆盖部分第一浅沟槽隔离结构表面。

可选的，当所述半导体器件为横向双扩散MOS晶体管时，所述源区、漏区和漂移区的掺杂类型相同，所述体区、体区连接区的掺杂类型相同且与源区、漏区和漂移区的掺杂类型相反。

可选的，当所述半导体器件为横向绝缘栅双极晶体管时，所述源区和漂移区的掺杂类型相同，所述体区、体区连接区和漏区的掺杂类型相同且与源区、漂移区的掺杂类型相反。

可选的，相邻沟槽之间的间距相等。

可选的，相邻沟槽之间的间距大于或等于当前工艺下的特征尺寸。

可选的，所述形成沟槽的刻蚀工艺为反应离子刻蚀工艺或电感耦合等离子体刻蚀工艺。

可选的，所述氧化工艺为热氧化工艺，利用热氧化工艺形成的第一氧化层的厚度大于或等于相邻沟槽之间的半导体衬底的宽度的一半。

可选的，在所述沟槽内填充满电介质材料的工艺为高密度等离子体化学气相沉积工艺、低压化学气相沉积工艺或等离子体增强化学气相沉积工艺。

可选的，所述第一浅沟槽隔离结构与其他区域的浅沟槽隔离结构同时形成。

可选的，所述第一浅沟槽隔离结构的阶梯数量大于等于2。

本发明还提供了一种半导体器件，包括：半导体衬底；位于半导体衬底内的体区和漂移区；位于所述体区内的体区连接区和源区；位于所述漂移区内的漏区和第一浅沟槽隔离结构，所述第一浅沟槽隔离结构位于所述漏区和体区之间，所述第一浅沟槽隔离结构的底部为阶梯状且相邻阶梯的深度不相同；位于所述半导体衬底表面且横跨所述体区和漂移区边缘的栅极结构，所述栅极结构覆盖部分第一浅沟槽隔离结构表面。

可选的，当所述半导体器件为横向双扩散MOS晶体管时，所述源区、漏区和漂移区的掺杂类型相同，所述体区、体区连接区的掺杂类型相同且与源区、漏区和漂移区的掺杂类型相反。