[发明专利]延迟锁定环系统以及动态改变其延迟电路的电源的方法

说明书

技术领域

本发明涉及延迟锁定环，特别涉及一种设置在存储装置中且具有宽频应用特性的延迟锁定环系统。

背景技术

许多存储装置均内建延迟锁定环（Delay Locked Loop,DLL），其包含一内部延迟环/延迟电路（delay line）以锁定至一外部时钟速率。所述延迟锁定环是用来消除时钟插入延迟（clock insertion delay）。使用延迟锁定环的存储器类型的一个典型的例子是双倍数据速率（Double Data Rate,DDR）内存，这种新一代存储装置，同时使用一时钟信号的上升沿和下降沿来传输数据。

请参阅图1，图1是设置于存储器中的传统延迟锁定环系统100的示意图。如图所示，延迟锁定环系统100包含有一延迟锁定环延迟电路(DLL delay line)150，其具有由耦接到一电源调节器(power regulator)130的一偏压产生器(bias generator)120所供应的一固定电源。延迟锁定环延迟电路150还被耦接到一接收缓冲器(RCV buffer)110，其为延迟锁定环系统100的时钟接收器(clock receiver)，并且接收一差分时钟信号VCLK与/VCLK。延迟量将基于延迟锁定环系统100的操作频率，在较高的操作频率下，仅使用延迟电路150中的少数延迟元件，所以外部时钟和内部时钟之间有较少的延迟，而在较低的操作频率下，整个延迟电路150将被使用，因此内建延迟锁定环的存储器的操作频率范围将受到延迟锁定环中的延迟元件数目的限制。

大多数存储系统的操作范围是根据美国电子器件工程联合委员会(Joint Electron Devices Engineering Council,JEDEC)标准，此为所述领域所使用的一个标准，提供了标准化的存储器操作参数。例如，DDR3存储装置所具有的建议的时钟频率范围是800MHz～1600MHz。然而，存储器有可能操作在此时钟频率范围之外（例如，节电模式），这将需要增加延迟电路150之中的延迟元件数目。这个解决方案会增加延迟锁定环延迟电路150的尺寸，因此通常没有制造商会愿意这样作。第二个选择是当工作在较低的频率时，完全绕过延迟锁定环系统100，在传统的存储器中，要将延迟锁定环系统100停用，而这样做会导致延迟锁定环系统100再度被启动时的数据输出时序和之前不相同，并且所述存储器会暴露在准确率受到影响的风险中。

有鉴于此，存储器中需要一个可以操作在标准操作频率范围之外，并且不会增加内部延迟元件的数目或者不需要在低（或高）频操作时停用的延迟锁定环系统。

发明内容

因此，本发明的其中一个目的在于公开一延迟锁定环系统给一存储器，所述延迟锁定环系统具有可依据所述存储器操作频率来实时改变的一调节电源(modulated power supply)。此延伸的频率范围意味着所述延迟锁定环系统可以准确地操作在其规定的范围之外的频率。

一种设置在一存储装置中且具有宽频应用特性的延迟锁定环系统包含有：一时钟接收器，其为所述延迟锁定环系统产生一时钟；一延迟电路，耦接到所述时钟接收器，用来接收所述时钟，并且依据所接收的一电源来延迟所述时钟；一电源调节器，用来依据一偏压来产生所述电源到所述延迟电路；一控制逻辑，耦接到所述时钟接收器，用来产生多个分别对应所述时钟的多个频率范围的多个逻辑信号；以及一偏压产生器，耦接到所述控制逻辑和所述电源调节器之间，用来提供所述偏压至所述电源调节器，其中所述偏压的值是根据所述控制逻辑所输出的一逻辑信号而定。

一种动态改变设置在一存储装置中且具有宽频应用特性的延迟锁定环系统中的一延迟电路的电源的方法，包含有：为所述延迟锁定环系统产生一时钟；决定所述时钟的一操作频率，并且将所决定的所述操作频率和多个频率范围进行比较；产生对应一特定频率范围的一特定逻辑信号；以及利用所述特定逻辑信号来设定所述延迟锁定环系统的所述延迟电路的所述电源。

本发明公开了一种方法和系统能够延伸一存储器中的一延迟锁定环系统的一操作频率，使其得以在一般的操作频率范围之外的操作频率具有较高的准确率，也就是说，当所述存储器的频率操作在正常操作范围之外的时候，会通过一系统来调整一延迟电路的电源。

附图说明

图1是设置于存储器中的传统延迟锁定环系统的示意图。

图2是依据本发明而设置在存储装置中的延迟锁定环系统的一示范性实施例的示意图。

图3是依据本发明而动态改变延迟锁定环系统的延迟锁定环延迟电路的电源的方法的一示范性实施例的示意图。