[发明专利]用于数字信号处理的基于片区的交织和解交织

权利要求书

1.一种片上数字信号处理系统，包括：

第一存储器（102），其存储以第一序列排列的多个数据项，每一个数据项具有所述第一存储器上的相关联的存储器地址；

第二存储器；以及

传输引擎，其耦接到所述第一存储器和所述第二存储器，并且包括通往动态随机存取存储器DRAM的端口，其中，所述传输引擎被配置为：在第一存储器传输阶段中，将所述多个数据项从所述第一存储器直接传输到所述DRAM，并且在第二存储器传输阶段中，将所述多个数据项从所述DRAM直接传输到所述第二存储器，并且

其中，在所述第一存储器传输阶段中，所述传输引擎用于：根据预定的非线性存储器读地址序列，从所述第一存储器读取所述多个数据项，并将所述多个数据项写入所述DRAM，并且

其中，在所述第二存储器传输阶段中，所述传输引擎用于：根据线性地址序列的突发，从所述DRAM读取所述多个数据项，线性地址序列的每一个突发具有基于DRAM接口突发大小所选定的长度，以及根据预定的非线性存储器写地址序列，将所述多个数据项写入所述第二存储器，使得所述多个数据项以与所述第一序列不相同的第二序列排列在所述第二存储器上，并且其中，所述第一序列和所述第二序列中的一个包括行列交织的数据。

2.根据权利要求1所述的片上数字信号处理系统，其中，所述第一存储器和所述第二存储器都是静态随机存取存储器。

3.根据权利要求1所述的片上数字信号处理系统，其中，所述第一存储器和所述第二存储器是同一片上存储器。

4.根据权利要求1所述的片上数字信号处理系统，还包括所述DRAM。

5.根据权利要求1所述的片上数字信号处理系统，其中，所述多个数据项包括数据项块的子集，并且所述传输引擎还用于：重复所述第一存储器传输阶段和所述第二存储器传输阶段，直到所述数据项块的全部都已经被写入所述第二存储器为止。

6.根据权利要求1所述的片上数字信号处理系统，还包括：

至少一个地址生成元件（210），其用于生成所述预定的非线性存储器读地址序列和所述预定的非线性存储器写地址序列。

7.根据权利要求1所述的片上数字信号处理系统，其中，所述多个数据项包括数据项块的子集，并且所述数据项块被定义为排列成网格，所述网格包括多个数据项行和多个数据项列。

8.根据权利要求7所述的片上数字信号处理系统，其中，所述网格还包括多个片区，每一个片区包括所述网格的一个矩形部分，并且还包括R个数据项行和C个数据项列，并且其中，所述多个数据项包括一个或多个片区。

9.根据权利要求8所述的片上数字信号处理系统，其中，对于第一多个数据项中的每一个片区，所述预定的非线性存储器读地址序列包括：间隔开固定数量的存储器地址并开始于初始起始地址直到到达该片区的边界为止的非连续存储器地址序列，之后是一个或多个额外的非连续存储器地址序列，所述固定数量与所述网格中的行的数量减去一相对应，每一个额外的序列开始于偏移的初始起始地址。

10.根据权利要求8所述的片上数字信号处理系统，其中，所述预定的非线性存储器写地址序列包括：间隔开所述第二存储器中的固定数量的存储器地址并开始于所述第二存储器中的初始起始地址的具有C个连续存储器地址的组的序列，所述固定数量与所述网格中的列的数量减去C相对应。

11.根据权利要求8所述的片上数字信号处理系统，其中，所述多个数据项包括所述网格的片区。

12.根据权利要求8所述的片上数字信号处理系统，其中，在所述第二存储器传输阶段中，所述线性地址序列的突发包括：间隔开所述第二存储器中的固定数量的存储器地址并开始于所述第二存储器中的初始起始地址的具有X个连续存储器地址的突发的序列，其中，X等于所述网格的片区中的数据项的数量。

13.根据权利要求8所述的片上数字信号处理系统，其中，在所述第一存储器传输阶段中，所述传输引擎用于：根据线性地址序列的突发，将所述多个数据项写入所述DRAM，线性地址序列的每一个突发具有基于DRAM接口突发大小所选定的长度。