[发明专利]对电压转换具有高免疫性的ESD保护电路

说明书

技术领域

本发明实施例涉及用于静电放电（ESD）保护的金属氧化物半导体（MOS）电路。该电路的优选实施例意图用于诸如VDD和GND（地）或VSS的电源端子之间，但是该电路可以被使用在集成电路的任何端子之间。

背景技术

参考图1，其为现有技术的ESD保护电路，该电路类似于美国专利5,239,440中Merrill所公开的电路。该电路包括主保护晶体管MN0，其具有耦合在电源端子VDD和GND之间的电流路径。p沟道晶体管MP0和n沟道晶体管MN1形成的互补金属氧化物半导体（CMOS）反相器具有连接到n沟道晶体管MN0的栅极的输出端。反相器的输入端连接在电阻器R1和电容器C0之间。操作时，最初没有功率被施加到保护电路，并且VDD、GND和MN0的栅极处于相同的电位。当正静电放电（ESD）应力（stress）电压相对于GND被施加到VDD时，电容器C0初始将反相器输入电压保持接近GND电位。因此，MP0初始是开启的并且MN1初始是关闭的。在此模式下，MN0的栅极和漏极被驱动到正电压，从而将ESD应力电流从VDD传导到GND。电阻器R1和电容器C0通常被设计为维持MN0的栅极上的正电压，直至ESD应力电压被放电。对于人体模型（HBM）ESD应力来说，这可能是大约1微秒。在此时间之后，电阻器R1将电容器C0充电到足以开启MN1并关闭MP0的电压。在此模式下，反相器的输出端和MN0的栅极被驱动到GND，于是MN0关闭。

图1电路的问题之一在于，n沟道晶体管MN0可以被激活持续施加到VDD的正电压的宽范围的上升时间。对于若干形式的ESD应力测试，例如本领域公知的HBM测试、机器模型（MM）测试或者电荷器件模型（CDM）测试，该问题可能是可接受的。但是，当图1的保护电路经受热插头测试或热插座插入测试时，问题出现。在此测试中，集成电路板或者印刷电路板被插入到电力已施加到VDD和GND电源端子的插座中。因此，MN0的栅极处的电压的上升时间通常是快速并且不可预测的。在某些情况下，在VDD和GND之间产生的高电流可能足以损坏MN0或者引发其他电路问题。因此，有必要提供一种保护电路，其在热插头或者热插座插入期间响应于ESD应力但是对高电压转换（slew）（dVDD/dt）具有免疫性。

发明内容

在本发明的优选实施例中，公开了用于保护集成电路的电路。该电路包括保护晶体管，该保护晶体管具有耦合在第一端子和第二端子之间的电流路径。保护晶体管的控制端子耦合到电流镜的输出端子。电流镜的第一输入端子耦合到延迟电路的输出端子。

附图说明

图1是现有技术的静电放电（ESD）保护电路的示意图；

图2是本发明的静电放电（ESD）保护电路的示意图；

图3是示出n沟道晶体管MN0的操作的剖视图；

图4是示出针对图1和图2的电路的根据VDD上升时间的通过MN0的电流的仿真图；

图5是示出根据HBM应力电压的MN0的栅极电压的仿真图；

图6是示出根据HBM应力电压的在金属氧化物半导体（MOS）导通期间对MN0进行钳位的仿真图；

图7是示出根据HBM应力电压的图2的保护电路的关断时间的仿真图；

图8是图1和图2的电路的所测得的传输线脉冲（TLP）电流-电压特性和所仿真的电流-电压特性的图示；以及

图9是图1和图2的电路的所测得的传输线脉冲（TLP）电流-时间特性的图示。

具体实施方式

如从下列详细的描述中显而易见的，本发明的优选实施例提供优于现有技术的静电放电（ESD）保护电路的显著优点。

参考图2，其为本发明的静电放电（ESD）保护电路的示意图。该电路包括保护晶体管MN0，其具有耦合在VDD和GND之间的电流路径并且具有通过电阻器R0耦合到GND的控制端。电流镜包括p沟道晶体管MP0和MP1和n沟道晶体管MN1和MN2，电流镜也耦合在VDD和GND之间。电流镜的输出端连接到MN0和MN2的控制端。由串联连接的电阻器R1和电容器C0形成的延迟电路的输出端连接到n沟道晶体管MN1处的电流镜的输入端，并且延迟电路确定电流镜何时关断。由MN0的栅极和漏极之间的寄生电容以及电阻器R0形成的激活电路确定MN0和电流镜何时开启。电阻器R0被选择为使得热插座插入期间VDD变化的最坏情况不会激活MN0。