[发明专利]鳍式二极管结构

说明书

本发明提出了一种鳍式二极管结构及其制作方法，其结构包含一基底、一掺杂井形成在基底中、多个第一导电类型鳍部与多个第二导电类型鳍部凸出于掺杂井上、以及一第一导电类型掺杂区全面性地形成在第一导电类型鳍部、第二导电类型鳍部以及浅沟渠隔离结构与掺杂井之间的基底中并与第一导电类型鳍部以及第二导电类型鳍部连接。

技术领域

本发明大体上与一种鳍式二极管结构及其制作方法有关，更具体来说，其涉及一种基底中具有全面性的掺杂区域的鳍式二极管结构，其可以相容于一般鳍式场效晶体管（fin field effect transistor，FinFET）的制作流程。

背景技术

随着半导体元件尺寸不断缩小，鳍式场效晶体管（FinFETs）变得更常被应用在半导体技术中。在较小元件尺寸的领域中，鳍式场效晶体管的优势在于其相对较高的驱动电流以及可避免短通道效应（short channel effect）的能力。鳍式场效晶体管之所以会具有较高的驱动电流，是因为其栅极是设计成绕设在通道的周围，故通道的有效宽度得以增大，较大的通道宽度就能够允许较高的驱动电流。再者，将栅极绕设在通道周围的设计也能够更有效地抑制通道区漏电流的产生，因而减少短通道效应的发生。

上述鳍式场效晶体管的诸多优点让它们常被使用在小尺寸的半导体技术中，特别是32纳米以下的半导体元件设计中。然而，小尺寸的特征却会导致鳍式场效晶体管更容易因静电放电现象而失效。如半导体领域中所熟知者，集成电路的周边容易因为静电而产生极大的电压，举例言之，集成电路的输出/入缓冲部位会因为其封装针脚受到人体的触摸而产生高电位势。如此当静电放电时，集成电路的节点即会产生高电流，此即称为静电放电现象（electro-static discharge，ESD）。对半导体元件来说，静电放电现象是一种严重的问题，因为其可能会破坏整个集成电路。尤其是对鳍式场效晶体管而言，其主动区域的宽度远小于其他相同技术尺度的晶体管宽度，而较小的宽度在静电放电时就会产生相对较大的电流密度，此即代表其所容许的临界电流密度会相对较小。举例来说，在元件崩溃（breakdown）前，鳍式场效晶体管一般会具有0.1毫安培/微米（mA/μm）的临界电流密度，此值远小于平面型场效晶体管的2.0mA/μm电流密度或是平面SOI型场效晶体管的1.4mA/μm电流密度。这样极小的临界电流密度会使得电流易于击穿栅极与主动区域之间的栅极氧化层，使得栅极与主动区域短路。故此，鳍式场效晶体管会较容易因为静电放电而元件失效，半导体业界需要解决方案来克服这个问题。

发明内容

为了避免半导体元件因为静电放电现象而失效，业界通常会在微电子元件旁设置二极管结构来保护敏感的固态电路不受静电放电的影响。本发明提出了一种具有新颖、具全面性掺杂区域的鳍式二极管结构来解决静电放电问题，这样全面性的掺杂区域设计可有效降低元件的导通电阻(Ron)，并可提供改良的电流通道，其主接面可调整成吾人所欲的态样。再者，本发明鳍式的二极管架构相容于一般鳍式场效晶体管的制作流程，其可与鳍式场效晶体管在同一流程中制作，不需要安排额外的工艺步骤。

本发明的一目的在于提出一种鳍式二极管结构，其包含：一基底；一掺杂井形成在基底中；多个第一导电类型鳍部与多个第二导电类型鳍部从掺杂井上凸出，其中各个第一导电类型鳍部以及第二导电类型鳍部以浅沟渠隔离结构分隔；以及一第一导电类型掺杂区全面性地形成在第一导电类型鳍部、第二导电类型鳍部、浅沟渠隔离结构与掺杂井之间的基底中并与第一导电类型鳍部以及第二导电类型鳍部连接。

本发明的另一目的在于提出一种鳍式二极管结构，其包含：一基底；一掺杂井形成在基底中；多个第一导电类型鳍部与多个第二导电类型鳍部从基底上凸出，其中各个第一导电类型鳍部以及第二导电类型鳍部以浅沟渠隔离结构分隔；至少一第一导电类型掺杂区形成在第一导电类型鳍部、部分的浅沟渠隔离结构与掺杂井之间的基底中并与第一导电类型鳍部连接；以及至少一第二导电类型掺杂区形成在第二导电类型鳍部、部分的浅沟渠隔离结构与掺杂井之间的基底中并与第二导电类型鳍部连接，其中第一导电类型掺杂区与第二导电类型掺杂区在基底中相接形成接面。