[发明专利]多端口存储器件的方法及其结构

说明书

本发明涉及多端口存储器件的方法及其结构。存储器件（10）包括使用衬底（128）形成的存储单元（11）、用于运载数据位的真位线（BL0）、以及用于运载为互补形式的所述第一真位线运载的所述数据位的互补位线（BL0B）。所述真位线耦接到所述存储单元并且在所述衬底上方横向延伸。所述真位线和所述互补位线彼此相邻并且在衬底上方垂直地堆叠。

技术领域

本公开通常涉及半导体器件,更具体地说涉及多端口半导体存储器件。

背景技术

随着半导体技术的近来进展,允许高速读/写操作的小容量和大容量存储器已经开发出来。此外,包括多输入端口和输出端口的所谓的多端口存储器已经被用于读/写不同地址的数据。

存储器件中位线之间的耦合电容可以足够大以干扰存储操作。在耦合电容足够大的地方，数据传感操作一定会被延迟直到对读取操作有足够的位线差。对耦合电容没有任何补偿,存储器件的性能会退化。对于大多数存储器件，每个位线对相邻位线电压摆动有耦合效应。耦合效应将导致存储器件发生故障,或降低器件的性能。扭曲的位线技术已经被应用于单端口存储器。即使当位线像在单端口存储器中被扭曲一样,因为扭曲是不完善的补偿，读写数据仍有耦合电容问题。在有并发的读写位线的多端口存储器中，耦合到相邻读位线是最有效的。交互耦合比在单端口存储器中更加复杂。因此，需要补偿多端口存储器件中的位线耦合电容。

附图说明

本公开通过举例的方式说明并且没有被附图所限制，在附图中类似的参考符号表示类似的元件。附图中的元件说明是为了简便以及清晰，不一定按比例绘制。

图1根据本发明示出半导体存储元件的实施例的原理图。

图2示出图1的半导体存储单元的第一截面侧视图。

图3示出图1的半导体存储单元的第二截面侧视图。

图4示出图1的半导体存储单元的第三截面侧视图。

图5示出图1的半导体存储单元的第四截面侧视图。

图6示出图1的半导体存储单元的第五截面侧视图。

图7示出图1的半导体存储单元的第六截面侧视图。

图8示出图1的半导体存储单元的第七截面侧视图。

图9示出图1的半导体存储单元的第一金属层的物理布局和接触的顶视图。

图10示出图1的半导体存储单元的第二和第三金属层的物理布局、通孔、以及接触的顶视图。

具体实施方式

本发明所公开的方法和半导体存储器件的实施例给异步读/写多端口操作，即同时发生的读写操作，提供了完全隔离的位线对。真位线（BL）和互补位线（BLB）垂直堆叠。M2和M3电源线(VDD和VSS)堆叠在位线对之间并且正交地连接到M4和M1以形成VDD和VSS电网。每个端口包括两根M4字线。其中一个字线对于该存储单元是本地的而另一个字线对于存储单元阵列是全局的。VDD和接地线路被相邻存储单元的端口共享。连接真位线和互补位线的金属线为带有等效互连的相同的长度，因此有相同寄生电容。其间的电源线和匹配互连防止了位线对之间的有害耦合,从而提高了存储单元的性能。