[发明专利]一种栅源跟随采样开关

权利要求书

1.一种栅源跟随采样开关，其特征在于：包括栅压自举电路和辅助电路，所述栅压自举电路包括时钟倍乘电路和栅压导通开关：

所述时钟倍乘电路包括第一NMOS管MN1、第二NMOS管MN2、第一电容C1、第二电容C2和第一反相器INV1，所述第一NMOS管MN1和第二NMOS管MN2相同，所述第一电容C1和第二电容C2相同；所述第一NMOS管MN1的漏极和第二NMOS管MN2的漏极接电源VDD，第一NMOS管MN1的源极、第二NMOS管MN2的栅极和第一电容C1的上极板相接，第二NMOS管MN2的源极、第一NMOS管MN1的栅极和第二电容C2的上极板相接，时钟信号CLK接入第一电容C1的下极板，时钟信号CLK经第一反相器INV1后的反向时钟信号CLKN接入第二电容C2的下极板；

所述栅压导通开关包括第一PMOS管MP1、第二PMOS管MP2、第三电容C3、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第六NMOS管MN6、第七NMOS管MN7、第八NMOS管MN8、第九NMOS管MN9和第十NMOS管MN10；所述第一电容C1的上极板接入第三NMOS管MN3的栅极，第三NMOS管MN3的漏极、第一PMOS管MP1的源极和第六NMOS管MN6的栅极接电源VDD，第三NMOS管MN3的源极、第三电容C3的上极板、第二PMOS管MP2的源极和第二PMOS管MP2的衬底相接，第二PMOS管MP2的漏极、第六NMOS管MN6的漏极、第八NMOS管MN8的栅极、第五NMOS管MN5的栅极和第四NMOS管MN4的栅极相接，第六NMOS管MN6的源极和第七NMOS管MN7的漏极相接，第七NMOS管MN7的栅极接时钟信号CLK，第七NMOS管MN7的源极接地，第二PMOS管MP2的栅极、第四NMOS管MN4的漏极、第一PMOS管MP1的漏极、第十NMOS管MN10的漏极相接，第一PMOS管MP1的栅极、第十NMOS管MN10的栅极接反向时钟信号CLKN，第三电容C3的下极板、第九NMOS管MN9的漏极、第十NMOS管MN10的源极、第四NMOS管MN4的源极和第五NMOS管MN5的漏极相接，第九NMOS管MN9的栅极接时钟信号CLK，第九NMOS管MN9的源极接地，第五NMOS管MN5的源极和第八NMOS管MN8的源极接输入信号Vin，第八NMOS管MN8的漏极输出信号Vout；

所述辅助电路包括比较器、第二反相器INV2、第十一NMOS管MN11和第十二NMOS管MN12；所述比较器的同相输入端接输入信号Vin，比较器的反相输入端接入输出信号Vout，比较器的输出端、第二反相器INV2的输入端和第十二NMOS管MN12的栅极相接，第二反相器INV2的输出端接第十一NMOS管MN11的栅极，第十一NMOS管MN11的漏极接第八NMOS管MN8的源极，第十一NMOS管MN11的源极、第十二NMOS管MN12的漏极和第八NMOS管MN8的衬底相接，第十二NMOS管MN12的源极和第八NMOS管MN8的漏极相连。