[发明专利]高压集成电路VS瞬态负压耐受能力测试装置及方法

说明书

技术领域

本发明涉及高压集成电路领域，尤其涉及一种高压集成电路VS瞬态负压耐受能力测试装置及方法。

背景技术

HVIC（High Voltage Integrated Circuit，高压集成电路）将新型高压功率器件、高低压逻辑控制电路和保护电路集成到单一硅片上，由于其具有高可靠性、稳定性、低功耗、体积、重量和成本等方面的优势，在各种领域得到了广泛的应用，例如电机驱动、荧光灯驱动以及电源管理，对应用领域的智能化、节能化起着重要的意义。

当高压集成电路应用在感性负载的环境中时，产生的一个典型问题是：硬切换会产生负瞬态电压的尖峰，其幅值和持续时间会随开关的情况和PCB（Printed Circuit Board，印刷电路板）布局而异，特别是在短路等较高的交换电流情况下。

请参考图1所示，为高压集成电路HVIC的半桥式应用电路，包括高压集成电路HVIC和半桥驱动电路，所述半桥驱动电路包括自举电阻Rboot、自举二极管Dboot、自举电容Cboot、晶体管Q1和Q2、栅极驱动电阻RG1和RG2、寄生电感Ls1和Ls2、高侧续流二极管D10和低侧续流二极管D20、负载电感Load、旁路电容Cf和Cin；其中，自举电阻Rboot一端连接HVIC的电源电压VCC，另一端连接自举二极管Dboot的阳极，自举二极管Dboot的阴极连接自举电容Cboot的一端和HVIC的高压区电源VB，自举电容Cboot的另一端连接HVIC的VS脚，由Rboot、Dboot和Cboot组成的自举电路给HVIC的高压区电源VB供电；晶体管Q1的栅极经栅极驱动电阻RG1后连接到HVIC的高压输出端HO，晶体管Q1的漏极连接到母线电压，源极连接寄生电感Ls1的一端，高侧续流二极管D10的阳极与晶体管Q1的源极连接，阴极与晶体管Q1的漏极连接；晶体管Q2的栅极经栅极驱动电阻RG2后连接到HVIC的低压输出端LO，晶体管Q2的源极接地，漏极连接寄生电感Ls2的一端，低侧续流二极管D20的阴极连接晶体管Q2的漏极，阳极连接晶体管Q2的源极；寄生电感Ls1的另一端、寄生电感Ls2的另一端和HVIC的VS脚连接在一起，且该连接处形成的连接节点作为所述半桥驱动电路的输出节点连接到负载电感Load的一端，负载电感Load的另一端接地；HVIC的VCC与VSS脚之间连接有旁路电容Cin，母线电压与HVIC的VSS脚之间连接有旁路电容Cf；HVIC的HIN脚连接输入信号HIN，LIN脚连接输入信号LIN，VSS脚接地。

在前述半桥式应用电路中，当晶体管Q1关断时，负载电感Load的续流特性会使电流流过晶体管Q2的低侧续流二极管D20形成续流电流，在这种情况下低侧续流二极管D20的前向偏置和电感Ls1会将VS脚的电压低到VSS以下，即VS脚的电压将变成负电压，且该负电压的大小正比于寄生电感和电流切换速度di/dt。具体请参图2所示，晶体管Q1关断期间VS脚的波形图。

总之，VS瞬态负压会对高压集成电路的工作造成一系列的不利影响，例如：自举电容Cboot过充电、高压集成电路的高压区内部结构发生闩锁、输出锁定和上下桥臂直通，这些不利影响会对高压集成电路及其应用系统造成灾难性的后果，且所述VS瞬态负压都是在PWM（Pulse Width Modulation，脉冲宽度调制）频率下发生的，每秒有可能发生16000次。由此可见，对VS瞬态负压的耐受能力是衡量所述高压集成电路的重要指标。

目前，针对所述高压集成电路的VS瞬态负压进行测试来衡量高压集成电路耐受能力，主要通过以下方式：