[发明专利]一种数字组合逻辑电路功能等效检测方法

说明书

技术领域

本发明涉及数字逻辑电路逻辑验证方法，尤其是涉及一种数字组合逻辑电路功能等效检测的方法。

背景技术

当今计算机技术在超大规模集成(VLSI)电路设计中的广泛应用，使得传统的手工设计已完全由计算机辅助设计(CAD)所取代，进而VLSI CAD已演变成为独立于微电子工业的电子设计自动（EDA）工业并受集成电路（IC）设计需求所驱使。就当今的IC工业来说，功耗、面积、速度、验证成为集成电路设计的四大挑战，也是EDA工业关注的焦点。上述的验证是指逻辑验证，其中一个重要的内容是逻辑电路功能等效检测。

原始的逻辑电路为了符合某种约束都会被逻辑综合优化成另外一种结构的电路，同时必须满足逻辑综合优化前后电路的功能一致。但是如何确认二个电路结构不一样的电路它们的功能是否一样，则需要对逻辑综合优化前后电路进行功能等效检测。如图1中二个电路，无论是电路结构还是输出的表达式完全不一样，但实际上这二个电路功能是一样的，都实现三位奇偶校验功能。

图2(a)和(b)分别是用PLA格式描写图1(a)和(b)电路的逻辑功能。其中图2(a)采用“与/或”形式，图2(b)采用“与/异或”形式。图2(a)和(b)描写的逻辑功能是等效的，但是它们的表现形式也完全不一样。

以往的逻辑验证方法主要涉及“与/或”逻辑与“与/或”之间的逻辑等效检测，很少涉及“与/或”逻辑与“与/异或”逻辑之间或者“与/异或”与“与/异或”逻辑之间的逻辑等效检测。其原因在于“与/或”逻辑，逻辑函数对应的乘积项集合不会包含逻辑“0”，而“与/异或”逻辑函数对应的乘积项集合可能包含逻辑“0”。图3(a)为图1（a）电路对应的卡诺图，图3（b）为图1（b）对应的卡诺图。卡诺图中没有填数字的表示逻辑“0”。在图3(a)中，每个圈都只圈了逻辑值为“1”的部分，但在图3(b)卡诺图中每个圈不但圈了逻辑值为“1”的部分，也圈了逻辑“0”的部分。对于逻辑“异或”运算，由于存在其中“”表示逻辑“异或”运算，因此卡诺图中任何一个逻辑值为“0”的部分只要被圈偶数次，都不会改变函数的逻辑功能。“与/异或”逻辑运算的这种特性给其逻辑等效检测带来了极大挑战。使得那些适合于“与/或”逻辑实现的组合电路进行逻辑功能等效检测的方法不能直接用于检测“与/异或”逻辑实现的组合电路的逻辑功能是否等效。曾有文献提出通过检测二个逻辑函数的最小项是否相等来判定二个逻辑函数是否等效。这种方法原理是对的，但实际操作行不通。原因是一个逻辑函数包含的最小项的个数与2ⁿ（n为输入信号数量）成正相关。当n>20时，最小项数以百万计，而但n>30时，最小项数以亿计。因此单纯将逻辑函数展开为如此庞大的最小项数量并存储这些最小项的数量，可能已经超过普通计算机运算和存储能力了，更不用说对这些海量最小项的处理了。

发明内容

本发明所要解决的技术问题是提供一种数字组合逻辑电路功能等效检测方法。通过比较二个组合逻辑电路对应的逻辑覆盖是否一样来判断它们之间的功能是否等效。被比较的组合逻辑电路可以采用“与/或”逻辑实现，也可以是采用“与/异或”逻辑实现。在本发明中用逻辑函数的乘积项集合来表示它的逻辑覆盖。

本发明解决上述技术问题所采用的技术方案为：一种数字组合逻辑电路功能等效检测方法，其特征在于被比较的二个组合电路对应的逻辑函数定义为f₁和f₂，C₁为f₁的乘积项的集合，C₂为f₂的乘积项的集合；用符号“”表示乘积项集合C₁和C₂之间的互斥运算，且互斥运算可以表示为用符号“”表示一个乘积项集合C内部各个乘积项之间双锐积运算，其运算结果可以表示为其中p_i,p_j为属于C的任意二个乘积项，运算符号“Θ”表示公知的乘积项“不相交锐积”运算；本发明的具体步骤为：

步骤A.定义四个集合C_on1，C_on2，C_df1和C_df2，并令它们初始值为空集；