[发明专利]MOS晶体管的制造方法

说明书

技术领域

本发明涉及半导体制造领域，尤其涉及一种MOS晶体管的制造方法。

背景技术

在CMOS大规模集成电路工艺中，一般采用自对准工艺形成MOS晶体管的源漏极。在公开号为CN102569087A的中国专利申请文件中就公开了一种采用自对准工艺形成源漏极的方法。

具体工艺如图1至图4所示：

参考图1所示，提供半导体衬底10，在半导体衬底10上形成若干栅极结构，在此以相邻的栅极结构21和栅极结构22作为示例。在半导体衬底10的表面和栅极结构21、22的表面形成侧墙层30。

参考图2所示，利用等离子体干法刻蚀刻蚀侧墙层30，在栅极结构21和栅极结构22两侧形成侧墙31。同时，相邻的栅极结构21、22之间的侧墙31与半导体衬底10构成开口7。

参考图3所示，以栅极结构21、22和侧墙31为掩膜，对半导体衬底10进行离子注入，在栅极结构21、22两侧的半导体衬底10中形成源漏离子注入区9。

参考图4所示，在半导体衬底10和栅极结构21、22之间沉积层间介质层50。然而，随着CMOS大规模集成电路工艺朝特征尺寸越来越小的方向发展，相邻栅极结构21、22之间的距离也在缩小，相应开口7的深宽比也在增大。在开口7中沉积层间介质层50容易出现不均匀，甚至具有空洞的问题。

发明内容

本发明解决的问题是提供一种MOS晶体管的制造方法，以解决随着特征尺寸的减小，相邻栅极结构之间的侧墙和半导体衬底之间形成的开口深宽比变大，在相邻栅极结构和半导体衬底之间填充层间介质层出现填充不均匀，甚至具有空洞的问题。

为解决上述问题，本发明提供一种MOS晶体管的制造方法，

提供半导体衬底；

在所述半导体衬底上形成多个栅极结构；

在所述栅极结构的两侧形成第一侧墙；

以第一侧墙作为掩膜，对所述半导体衬底进行离子注入，形成源漏离子注入区；

去除第一侧墙；

在所述半导体衬底上形成第二侧墙层，且所述第二侧墙层覆盖栅极结构；

利用各向同性刻蚀法刻蚀所述第二侧墙层，在栅极结构的两侧形成第二侧墙，所述第二侧墙为直角三角形，所述第二侧墙的底部宽度大于所述第一侧墙的底部宽度；

在所述半导体衬底、第二侧墙和栅极结构上沉积层间介质层。

可选的，在所述各向同性刻蚀的工艺中，所采用的刻蚀剂为CHF₃、CH₂F₂、CH₃F和O₂的混合气体，其中CHF₃的流量为10-500sccm，CH₂F₂的流量为10-500sccm，CH₃F的流量为10-500sccm，O₂的流量为10-500sccm，刻蚀时间为10secs-600secs。

可选的，在所述各向同性刻蚀的工艺中，设置刻蚀腔室内压强为10-100mTorr，源功率为100-1000W，偏置功率为100-500W。

可选的，所述第二侧墙材料层的材质为氮化硅。

可选的，所述直角三角形的一条直角边与半导体衬底上表面重合，另一条直角边与栅极结构侧边重合。

可选的，所述第二侧墙底角范围为30°～60°。

可选的，所述第二侧墙的高度低于所述栅极结构。

可选的，所述第二侧墙的高度低于所述栅极结构的一半。

可选的，形成第二侧墙后，沉积层间介质层之前，还包括步骤：在所述半导体衬底和栅极结构的表面形成应力层。

可选的，在形成层间介质层之后，还包括：在所述源漏离子注入区上的层间介质层内形成接触孔，所述第二侧墙与半导体衬底重合的直角边与接触孔的边缘非接触。

与现有技术相比，本发明的技术方案具有以下优点：

所述第二侧墙为直角三角形，所述第二侧墙的底部宽度大于所述第一侧墙的底部宽度。由于所述第二侧墙底部较宽，可以填补在相邻栅极结构之间间隙底部的边角，解决了相邻栅极结构之间间隙的底部边角不容易被层间介质层填充到从而会产生空洞的问题；且所述第二侧墙还具有明显倾斜的外侧面，使得在第二侧墙和半导体衬底构成的开口为上宽下窄的敞口状。这样形状的开口在底部需要填充的层间介质层较少，不容易发生在开口底部还未被填充满时，开口顶部就被封住的情况。